高速可编程时钟分频器制造技术

用于以可编程分频比(N)对输入时钟信号(CLKin)进行分频的系统和方法可以产生输出时钟信号(CLKdiv)，其中从输入时钟信号到输出时钟信号的延迟独立于分频比(N)的值，并且输出时钟信号的占空比为50％，这个50％的占空比独立于分频比的值。示例可编程时钟分频器(45)包括产生对分频比的模进行计数的计数信号(Count)的模N计数器(220)、以及产生公共半速率时钟信号(HRCLKcom)、偶数半速率时钟信号(HRCLKeven)和奇数半速率时钟信号(HRCLKodd)的半速率时钟信号发生器(230)，这些半速率时钟信号以输出时钟信号的速率的一半(CLKdiv的1/2)进行反转。公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号被组合以产生输出时钟信号。

High speed programmable clock divider

The system and method for frequency division of an input clock signal (CLKin) with a programmable frequency division ratio (N) can produce an output clock signal (CLKdiv), in which the delay from the input clock signal to the output clock signal is independent of the frequency division ratio (N) value, and the duty ratio of the output clock signal is 50%, and the 50% duty ratio is independent of the division. The value of the frequency ratio. The example programmable clock divider (45) includes a module N counter (220) that produces a count signal (Count) that counts the mode of the frequency division ratio, and the half rate clock signal generator (230) of Zhong Xinhao (HRCLKodd) when the common half rate clock signal (HRCLKcom), the even half rate clock signal (HRCLKeven) and the odd half rate are produced. The half rate clock signal is reversed by half of the rate of the output clock signal (CLKdiv 1/2). Public half rate clock signals, even half rate clock signals and odd half rate clock signals are combined to produce output clock signals.

【技术实现步骤摘要】
【国外来华专利技术】高速可编程时钟分频器
本专利技术涉及电子电路，并且更具体地涉及可编程时钟分频器。
技术介绍
可编程时钟分频器接收处于输入频率的输入时钟信号，并且产生处于输出频率的输出时钟信号，输入频率与输出频率之比由可编程分频比来设置。可编程时钟分频器用在很多电子设备中。例如，可编程时钟分频器可以用于实现处理器与显示设备之间的显示串行接口(DSI)链路的多个操作频率。DSI是移动行业处理器接口(MIPI)联盟建立的接口标准。例如，取决于显示器的特性，DSI链路可以以很多不同的频率进行操作，其中时钟信号以由可编程时钟分频器产生的不同频率进行反转。图1是包括可编程时钟分频器的电子系统的框图。该系统包括DSI接口20。DSI接口20耦合到DSI信号，用于与显示设备10通信。DSI接口20可以接收数据信号并且根据DSI规范对用于通信的信号进行格式化。DSI接口20接收时钟信号(CLKdiv)以用于在执行其功能时使用。可编程时钟分频器45接收输入时钟信号(CLKin)并且产生输出时钟信号(CLKdiv)。可编程时钟分频器45接收分频比信号(N)，分频比信号(N)指示输入时钟信号的频率与输出时钟信号的频率之比。本文档来自技高网...

【技术保护点】
一种可编程时钟分频器，用于接收输入频率处的输入时钟信号并且产生输出频率处的输出时钟信号，所述输入频率与所述输出频率之比由可编程分频比来设置，所述可编程时钟分频器包括：模N计数器，被配置为产生对所述可编程分频比的模进行计数的计数信号；半速率时钟信号发生器，被配置为产生公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号，每个半速率时钟信号以所述输出时钟信号的速率的一半进行反转；第一异或门，具有耦合到所述公共半速率时钟信号和所述偶数半速率时钟信号的输入以及驱动偶数时钟信号的输出；第二异或门，具有耦合到所述公共半速率时钟信号和所述奇数半速率时钟信号的输入以及驱动偶数时钟信号的输出；以及选择器，...

【技术特征摘要】
【国外来华专利技术】2015.09.15 US 14/855,2381.一种可编程时钟分频器，用于接收输入频率处的输入时钟信号并且产生输出频率处的输出时钟信号，所述输入频率与所述输出频率之比由可编程分频比来设置，所述可编程时钟分频器包括：模N计数器，被配置为产生对所述可编程分频比的模进行计数的计数信号；半速率时钟信号发生器，被配置为产生公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号，每个半速率时钟信号以所述输出时钟信号的速率的一半进行反转；第一异或门，具有耦合到所述公共半速率时钟信号和所述偶数半速率时钟信号的输入以及驱动偶数时钟信号的输出；第二异或门，具有耦合到所述公共半速率时钟信号和所述奇数半速率时钟信号的输入以及驱动偶数时钟信号的输出；以及选择器，被配置为通过在所述可编程分频比是偶数时选择所述偶数时钟信号并且在所述可编程分频比是奇数时选择所述奇数时钟信号来产生所述输出时钟信号。2.根据权利要求1所述的可编程时钟分频器，其中从所述输入时钟信号到所述输出时钟信号的延迟独立于所述可编程分频比的值。3.根据权利要求1所述的可编程时钟分频器，其中所述输出时钟信号的占空比是50％，50％的占空比独立于所述可编程分频比的值。4.根据权利要求1所述的可编程时钟分频器，其中所述公共半速率时钟信号和所述偶数半速率时钟具有用于偶数分频比的正交时序关系，并且所述公共半速率时钟信号和所述奇数半速率时钟具有用于奇数分频比的正交时序关系。5.根据权利要求1所述的可编程时钟分频器，其中所述半速率时钟信号发生器包括：第一反转触发器，在所述输入时钟信号的上升沿上被钟控，并且被配置为产生所述公共半速率时钟信号；第二反转触发器，在所述输入时钟信号的上升沿上被钟控，并且被配置为产生所述偶数半速率时钟信号；以及第三反转触发器，在所述输入时钟信号的下降沿上被钟控，并且被配置为产生所述奇数半速率时钟信号。6.根据权利要求5所述的可编程时钟分频器，其中所述半速率时钟信号发生器还包括：第一比较器，被配置为将所述计数信号的值与所述计数信号的起始值相比较并且基于所述比较来产生用于所述第一反转触发器的使能；第二比较器，被配置为将所述计数信号的值与所述计数信号的偶数中点值相比较并且基于所述比较来产生用于所述第二反转触发器的使能；以及第三比较器，被配置为将所述计数信号的值与所述计数信号的奇数中点值相比较并且基于所述比较来产生用于所述第三反转触发器的使能。7.根据权利要求6所述的可编程时钟分频器，其中所述半速率时钟信号发生器还包括：耦合在所述第一比较器与所述第一反转触发器之间的第一流水线触发器；耦合在所述第二比较器与所述第二反转触发器之间的第二流水线触发器；以及耦合在所述第三比较器与所述第三反转触发器之间的第三流水线触发器。8.一种用于以可编程分频比对输入时钟信号进行分频的方法，所述方法包括：在所述输入时钟信号的边沿上对所述可编程分频比的模进行计数，以产生计数信号；基于所述计数信号和所述可编程分频比来产生公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号，每个半速率时钟信号以所述输出时钟信号的速率的一半进行反转；以及使用所述公共半速率时钟信号、所述偶数半速率时钟信号和所述奇数半速率时钟信号来产生输出时钟信号。9.根据权利要求8所述的方法，其中产生所述输出时钟信号包括：将所述公共半速率时钟信号与所述偶数半速率时钟信号组合以产生偶数时钟信号；将所述公共半速率时钟信号与所述奇数半速率时钟信号组合以产生奇数时钟信号；以及当所述可编程分频比为偶数时，选择所述偶数时钟信号作为所述输出时钟信号，并且当所述可编程分频比为奇数时，选择所述奇数时钟...

【专利技术属性】
技术研发人员：N·阿格拉瓦尔，S·穆罕默德，李哲圭，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US