计数器制造技术

本发明专利技术实施例提供了一种计数器，该计数器包括一状态决定单元及一计数重置单元。状态决定单元接收当前的计数值以计算计数器的下一个的计数值。计数重置单元比较一重置计数值及一延迟周期值决定使用一第一比较器或一第二比较器，且比较重置计数值及当下的计数值以输出一计数重置信号至状态决定单元以重置计数值，其中第一比较器的位数小于第二比较器。

【技术实现步骤摘要】

本专利技术实施例是有关于一种计数器，特别是有关于一种可程序化的高速计数器。
技术介绍
计数器是电路运作中重要的元件，例如作为除频器、位移器或逻辑运算。并且，随着科技的进步，电子装置的处理速度不断的提高，致使计数器的速度会对应地增加。为了电子装置的功能不受影响，如何提高计数器的速度则成为设计计数器的一个重点。
技术实现思路
本专利技术实施例提供一种计数器，可降低计数器整体的逻辑门延迟。本专利技术一种实施方式所实施的计数器，用以输出具有N个位的一计数值，其中N为一正整数。计数器包括一状态决定单元、一数值分析单元及一计数比较单元。状态决定单元接收当下的计数值以计算计数器的下一个的计数值，其中计数值具有一高位计数部分及一低位计数部分。数值分析单元接收且输出一重置计数值，比较重置计数值及一延迟周期值以输出一数值比较信号。计数比较单元接收时脉信号，依据数值比较信号决定使用一第一比较器或一第二比较器，且依据比较结果及时脉信号输出一计数重置信号至状态决定单元以重置计数值，第一比较器的位数小于第二比较器。本专利技术一种实施方式所实施的计数器，用以输出具有N个位的一计数值，其中N为一正整数。计数器包括一状态决定单元及一计数重置单元。状态决定单元接收当下的计数值以计算计数器的下一个的计数值，其中计数值具有一高位计数部分及一低位计数部分。状态决定单元包括一计数致能单元及一数值计数单元。计数致能单元接收当下的计数值，以输出计数值的多个位分别对应的多个计数致能信号，其中这些计数致能信号致能于对应的位电平变换之时。数值计数单元接收这些计数致能信号，以决定且提供计数器的下一个的计数值。计数重置单元接收一重置计数值及当下的计数值，且比较重置计数值及当下的计数值以输出一计数重置信号至状态决定单元以重置计数值。基于上述，本专利技术实施例的计数器，将计数值的位分为两个部分，其中低位部分以较少的逻辑门来处理(例如仅具两个逻辑门延迟)，高位部分以较多的逻辑门来处理(例如具有至多三个逻辑门延迟)。因此，可降低计数器整体的逻辑门延迟，使计数器在高速处理下具有固定且较小的逻辑门延迟而较为不受逻辑门延迟的影响。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1为依据本专利技术一实施例的计数器的系统示意图。图2为依据本专利技术的一实施例的数值计数单元的电路示意图。图3A与图3B为依据本专利技术的一实施例的计数致能单元的系统示意图。图4为依据本专利技术的一实施例的计数比较单元的电路示意图。图5为依据本专利技术的一实施例的第一比较器的电路示意图。图6为依据本专利技术的一实施例的第二比较器的电路示意图。图中符号说明：100：计数器110：状态决定单元111、111a：计数致能单元113：数值计数单元120：状态缓冲单元130：计数重置单元131：数值分析单元133：计数比较单元210_1～210_5：JK触发器220_1～220_4、430、440：D型触发器310、310a：低位致能单元320、320a：位栓锁单元330、330a：位比较单元340、340a：位确认单元410：第一比较器420：第二比较器A10～A14、A51、A61～A64：与门CLK：时脉信号CNT[N-1:0]、CNTP[N-1:0]：计数值CP1：第一比较信号CP2：第二比较信号CR[N-1:0]：重置计数值D、J、K：输入端DRS[N-1:0]：重置误差值EN：致能端H：高逻辑电平OR41：或门Q：输出端RS：重置端SBC[3]、SBC[P]～SBC[N-2]：位比较信号SCE_0～SCE_N-1：计数致能信号SCEN：比较致能信号SCP：数值比较信号SRC：计数重置信号ST1～ST4：电平设定信号SVLT：数值栓锁信号SVOT：数值输出信号XR51～XR52、XR61～65：同或门具体实施方式图1为依据本专利技术一实施例的计数器的系统示意图。请参照图1，在本实施例中，计数器100包括状态决定单元110、状态缓冲单元120及计数重置单元130。状态决定单元110接收具有N个位的当下的计数值CNT[N-1:0]以计算计数器100的下一个的计数值CNTP[N-1:0]，并且接收时脉信号CLK以依据时脉信号CLK输出计数值CNTP[N-1:0]。其中，N为一正整数，且计数值CNT[N-1:0]具有一高位计数部分(例如CNT[N-1:P]，其中P为小于N的正整数)及低位计数部分(例如CNT[P-1:0])。状态缓冲单元120接收时脉信号CLK及计数值CNTP[N-1:0]，以依据时脉信号CLK输出计数值CNTP[N-1:0]作为当下的计数值CNT[N-1:0]。计数重置单元130接收重置计数值CR[N-1:0]及计数值CNT[N-1:0]，且比较重置计数值CR[N-1:0]及计数值CNT[N-1:0]，以在重置计数值CR[N-1:0]等于计数值CNT[N-1:0]时，输出计数重置信号SRC至状态决定单元110以重置计数值CNTP[N-1:0]。并且，计数重置单元130接收时脉信号CLK以依据时脉信号CLK输出计数重置信号SRC。进一步来说，在本实施例中，状态决定单元110包括计数致能单元111及数值计数单元113。计数致能单元111接收计数值CNT[N-1:0]及时脉信号CLK，以输出计数值CNT[N-1:0]中各位分别对应的计数致能信号SCE_0～SCE_N-1。其中，计数致能信号SCE_0～SCE_N-1致能于对应的位电平变换之时，换言之，CNT[M-1]即将由高逻辑电平“H”变换至低逻辑电平“L”时，SCE_M会致能一个运作期间(cycle)，SCE_0则永远被致能。数值计数单元113接收计数致能信号SCE_0～SCE_N-1，以依据计数致能信号SCE_0～SCE_N-1分别决定计数值CNTP[N-1:0]中各位的逻辑电平(如低逻辑电平“L”)，并且将计数值CNTP[N-1:0]提供至状态缓冲单元120。计数重置单元130包括数值分析单元131及计数比较单元133。数值分析单元131接收且输出具有N位的重置计数值CR[N-1:0]，接收时脉信号CLK，比较重置计数值CR[N-1:0]及延迟周期值M以输出数值比较信号SCP，并且依据重置计数值CR[N-1:0]及延迟周期值M输出本文档来自技高网...

【技术保护点】
一种计数器，用以输出具有N个位的一计数值，N为一正整数，其特征在于，该计数器包括：一状态决定单元，接收当下的该计数值以计算该计数器的下一个的计数值，其中该计数值具有一高位计数部分及一低位计数部分；一数值分析单元，接收且输出一重置计数值，比较该重置计数值及一延迟周期值以输出一数值比较信号；以及一计数比较单元，接收一时脉信号，依据该数值比较信号决定使用一第一比较器或一第二比较器，且依据比较结果及该时脉信号输出一计数重置信号至该状态决定单元以重置该计数值，该第一比较器的位数小于该第二比较器。

【技术特征摘要】
2014.06.04 TW 1031193871.一种计数器，用以输出具有N个位的一计数值，N为一正整数，其特征在于，
该计数器包括：
一状态决定单元，接收当下的该计数值以计算该计数器的下一个的计数值，其中
该计数值具有一高位计数部分及一低位计数部分；
一数值分析单元，接收且输出一重置计数值，比较该重置计数值及一延迟周期值
以输出一数值比较信号；以及
一计数比较单元，接收一时脉信号，依据该数值比较信号决定使用一第一比较器
或一第二比较器，且依据比较结果及该时脉信号输出一计数重置信号至该状态决定单
元以重置该计数值，该第一比较器的位数小于该第二比较器。
2.如权利要求1所述的计数器，其特征在于，该计数器还包括：
一状态缓冲单元，接收该时脉信号及下一个的该计数值，以依据该时脉信号输出
下一个的该计数值作为当下的该计数值。
3.如权利要求1所述的计数器，其特征在于，该延迟周期值等于log2(2×N)向上
取整数。
4.如权利要求1所述的计数器，其特征在于，该数值分析单元依据该重置计数
值及该延迟周期值输出一重置误差值，该重置误差值为该重置计数值与该延迟周期值
的差值。
5.如权利要求4所述的计数器，其特征在于，该计数比较单元包括：
一第一比较器，接收一比较致能信号，且接收该计数值中该低位计数部分的至少
一低位与该重置计数值中对应的位部分，以提供一第一比较信号；
一第二比较器，接收该数值比较信号、该计数值及该重置误差值，以依据该计数
值及该重置误差值提供一第二比较信号，且依据该数值比较信号提供该比较致能信号；
一或门，接收该第一比较信号以及该第二比较信号，以输出该计数重置信号。
6.如权利要求5所述的计数器，其特征在于，该第一比较器包括：
多个同或门，用以比较该计数值中该至少一低位与该重置计数值中对应的部分；
以及
多个与门，用以对所述同或门的输出进行与门运算后输出该第一比较信号；
其中，所述同或门及所述与门依据该比较致能信号而运作。
7.如权利要求5所述的计数器，其特征在于，该第二比较器包括：
多个同或门，用以比较该重置误差值与当下的该计数值；以及
多个与门，用以对所述同或门的输出进行与门运算后输出该第二比较信号；
其中，所述同或门及所述与门依据该数值比较信号而运作。
8.如权利要求1所述的计数器，其特征在于，该状态决定单元包括：
一计数致能单元，用以接收当下的该计数值，以输出该计数值的该N个位分别
对应的多个计数致能信号，其中所述计数致能信号致能于计数值对应的位电平变换之
时；以及
一数值计数单元，接收所述计数致能信号，以决定且提供该计数器的下一个的该
计数值。
9.如权利要求8所述的计数器，其特征在于，该数值计数单元包括：
N个逻辑元件，用以分别输出该N个位的一个，其中第1个逻辑元件依据该时
脉信号变换该N个位的一最低位的逻辑电平，第2至N个逻辑元件分别接收一电平
设定信号，以依据对应的电平设定信号变换该N个位的其他对应位的逻辑电平；
N-1个栓锁，每一栓锁分别接收该时脉信号及所述计数致能信号的一个，以依据
该时脉信号分别输出对应的计数致能信号；以及
N-1个与门，每一与门分别接收该时脉信号及对应的栓锁所输出的计数致能信号，
以分别输出对应的电平设定信号至该第2至N个逻辑元件。
10.如权利要求8所述的计数器，其特征在于，该计数致能单元包括：
一低位致能单元，接收该低位计数部分，以输出分别对应该低位计数部分的多个
第一计数致能信号、一数值栓锁信号及一数值输出信号，其中所述第一计数...

【专利技术属性】
技术研发人员：谢宗贤，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：中国台湾;71