存储器中的分割擦除制造技术

系统、设备和方法可提供：识别存储器中将要被部分或完全擦除的NAND串的目标子块；以及在与目标子块关联的一个或多个目标选择栅漏极侧(SGD)装置中触发漏电流状况。另外，可在与存储器中的NAND串的剩余子块关联的一个或多个剩余SGD装置中抑制漏电流状况。在一个示例中，在所述一个或多个目标SGD装置中触发漏电流状况包括：将所述一个或多个目标SGD装置的栅极电压设置为产生超过与漏电流状况对应的阈值的反向电压的值。

Segmentation and erasure in memory

Systems, devices and methods can be provided to identify the target subblocks of a NAND string that will be partially or completely erased in a memory and trigger leakage current in one or more target selection gate leaks (SGD) devices associated with the target subblock. In addition, the leakage current can be suppressed in one or more residual SGD devices associated with the remaining subblocks of the NAND string in the memory. In one example, the leakage current situation is triggered in the one or more target SGD devices including: setting the gate voltage of the one or more target SGD devices as a value of a reverse voltage that produces a threshold corresponding to the leakage current situation.

【技术实现步骤摘要】
【国外来华专利技术】存储器中的分割擦除相关申请的交叉引用本申请要求于2015年10月26日提交的第14/922,611号美国非临时专利申请的优先权的利益。
实施例一般地涉及擦除存储器结构。
技术介绍
某种闪存可由组织成大块的晶体管的NAND串的阵列构成，其中NAND闪存中的擦除操作可通常发生在块级别。因此，在传统方案下，给定擦除操作(例如，“擦除”)可应用于整个块。当系统在规模上增加以包括更多晶体管时，块尺寸可能持续以指数方式增加。作为结果，在给定擦除操作的末尾(例如，擦除操作的末尾由最慢擦除的串指定)，大量的串可能被过度擦除。另外，不能以较高粒度擦除可导致装置(诸如，固态盘(SSD))中写操作的数量增加。附图说明通过阅读下面的说明书和所附权利要求并且通过参照下面的附图，实施例的各种优点对于本领域技术人员而言将会变得清楚，其中：图1是根据实施例的NAND串的阵列的示例的示意图；图2示出根据实施例的选择栅漏极侧(SGD)和源极侧(SGS)装置的电流与电压关系的示例的曲线；图3A示出根据实施例的擦除NAND串的一个或多个子块的方法的示例的流程图；图3B示出根据实施例的擦除NAND闪存中的块的一个或多个串的方法的示例的流程图；图4示出根据实施例的一组电压波形的示例的曲线图；图5是根据实施例的存储器控制器的示例的方框图；和图6是根据实施例的系统的示例的方框图。具体实施方式现在转向图1，示出针对存储器结构的NAND串的阵列10。阵列10能够被用于NAND闪存、三维(3D)NAND存储器阵列装置或其它存储器装置。阵列10通常可被耦合到多个位线14(14a、14b)、一个或多个源极(SRC)线16(16a、16b)和多个字线(WL)18。在图示的示例中，晶体管(例如，浮栅金属氧化物半导体/FGMOS晶体管)的第一NAND串12经第一选择栅漏极侧(SGD)装置20被耦合到第一位线14a(例如，BL_n+1)。第一NAND串12还可经第一选择栅源极侧(SGS)装置22被耦合到第一源极线16a。类似地，晶体管的第二NAND串24可经第二SGD装置26被耦合到第二位线14b(例如，BL_n)。图示的第二NAND串24还经第二SGS装置28被耦合到第二源极线16b。公共SGD选择线30可被耦合到第一SGD装置20和第二SGD装置26的栅极。因为第一NAND串12和第二NAND串24共享公共SGD选择线30，所以第一NAND串12和第二NAND串24可被视为位于存储器的同一子块(例如，SB_m-1)中。另外，晶体管的第三NAND串32可经第三SGD装置34耦合到第一位线14a并且经第三SGS装置36耦合到第一源极线16a。在图示的示例中，第四NAND串38经第四SGD装置40耦合到第二位线14b并且经第四SGS装置42耦合到第二源极线16b。因为公共SGD选择线44被耦合到图示的第三SGD装置34和第四SGD装置40的栅极，所以第三NAND串32和第四NAND串38可被视为位于存储器的同一子块(例如，SB_m)中。某个数量的位线(例如，n=16KB或16*8*1024)可代表存储器的页。擦除操作通常可涉及清除阵列10中的晶体管的状态。在图示的示例中，通常可通过在阵列10中的选择栅的位线(BL)结和/或SRC结处选择性地触发漏电流状况来完成擦除。如将会更详细讨论的，从漏极侧执行擦除操作可以能够使显著更高的粒度(例如，子块级别、串级别)实现。继续参照图1和2，示出曲线46，曲线46中针对位线电流的绝对值的对数(Log(IBL))标绘SGD装置的反向偏置电压(VSGD-VBL)。图示的曲线46展示了：当反向偏置电压超过特定阈值(例如，示出的示例中的-8V)时，电流以指数方式增加并且类似于栅致漏极泄漏(GIDL)的状况发生。漏电流可被用于有效地使NAND串短路到位线/源极电压，其中所述短路清除耦合到正在讨论的SGD装置的NAND串中的晶体管的状态。例如，参照图1，为了仅擦除包含第三NAND串32和第四NAND串38的子块，可通过在第三SGD装置34和第四SGD装置40中产生足够高的反向偏置电压来在那些装置34、40中触发漏电流状况。为了在第三SGD装置34中产生合适的反向偏置电压，第一位线14a和公共SGD选择线44之间的电压差可被设置为足够低的值(例如，-8V或更低)。例如，第一位线14a的电压可被设置为16V(但示出12V)，而公共SGD选择线44的电压被设置为8V(如图中所示)。类似地，为了在第四SGD装置40中产生合适的反向偏置电压，第二位线14b的电压可被设置为16V(如图中所示)，而公共SGD选择线44的电压被设置为8V(如图中所示)。所获得的漏电流可分别流经SGD装置34、40并且流入到NAND串32、38中，从而使NAND串32、38被擦除。需要特别注意的是，阵列10的源极侧可能缺少足以支持子块级别或串级别擦除的粒度，因为图示的源极线16连接到公共源极线31并且由块内的所有子块共享。因此，通过确保SGS装置22、28、36、42的反向偏置电压不超过与漏电流状况对应的阈值，可防止(例如，抑制)漏电流状况发生在源极侧。因此，第一源极线16a和公共SGS选择线48之间的电压差可被设置在足够高的值(例如，-4V或更高值)。例如，源极线16的电压可被设置为16V，而公共SGS选择线48的电压被设置为12V。另外，字线电压可被分级以促进从漏极侧进行擦除并且防止从源极侧进行擦除。更具体地讲，在漏极侧“边缘”附近的晶体管(例如，WL_f、WL_f-1、WL_f-2)可被给予开始于低电平的电压，所述低电平(例如，8V)足以仅在选择擦除的（一个或多个）SGD装置处的最外面字线(例如，WL_f)处触发漏电流状况。因此，所述分级可促进在粒度的子块或串级别从漏极侧擦除。另外，在源极侧边缘附近的晶体管(例如，WL_0、WL_1、WL_2)可被给予开始于高电平的电压，所述高电平(例如，8V)足以在整个块的最外面字线(例如，WL_0)处抑制漏电流状况。为了在串级别执行擦除(例如，仅部分地擦除子块)，可执行位线电压的个体控制。例如，通过在第三SGD装置34中阻止漏电流状况的同时在第四SGD装置40中触发漏电流状况，第四NAND串38可被擦除，而不擦除第三NAND串32。因此，第一位线14a的电压可被设置为12V(如图中所示)，而公共SGD选择线44的电压被设置为8V，以便在SGD装置34中抑制(例如，不选择/“unsel”)漏电流状况。另一方面，第二位线14b的电压可被设置为16V(如图中所示)，而公共SGD选择线44的电压被设置为8V，以便选择(例如，“sel”)第四SGD装置40，如已经讨论的。因此，所获得的漏电流可仅流经第四SGD装置40并且流入到第四NAND串38中，使第四NAND串38被擦除。以下的表I总结SGD和BL电压的组合以及所获得的串的状态。BL(sel)=16VBL(unsel)=12VSGD(sel)=8V擦除抑制SGD(unsel)=12V抑制抑制表I。图3A示出擦除NAND串的子块的方法50。方法50在一个或多个模块中被实现为逻辑指令集合，所述逻辑指令集合被存储于：机器或计算机可读存储介质（诸如随机存取存储器(RAM)、只读存储本文档来自技高网...

【技术保护点】
一种存储器控制器设备，包括：子块分割器，用于识别将要被部分或完全擦除的存储器的目标子块；漏极侧泄漏驱动器，用于在与目标子块关联的一个或多个目标选择栅漏极侧(SGD)装置中触发漏电流状况，其中漏极侧泄漏驱动器经多个栅极脉冲将所述一个或多个目标SGD装置的栅极电压设置为产生超过阈值的反向偏置电压的值，所述阈值与漏电流状况对应；漏极侧泄漏抑制器，用于在与存储器的剩余子块关联的一个或多个剩余SGD装置中抑制漏电流状况，其中漏极侧泄漏抑制器用于将所述一个或多个剩余SGD装置的栅极电压设置为不产生超过所述阈值的反向偏置电压的值；和源极侧泄漏抑制器，用于在与目标子块关联的一个或多个选择栅源极侧(SGS)装置中抑制漏电流状况。

【技术特征摘要】
【国外来华专利技术】2015.10.26 US 14/9226111.一种存储器控制器设备，包括：子块分割器，用于识别将要被部分或完全擦除的存储器的目标子块；漏极侧泄漏驱动器，用于在与目标子块关联的一个或多个目标选择栅漏极侧(SGD)装置中触发漏电流状况，其中漏极侧泄漏驱动器经多个栅极脉冲将所述一个或多个目标SGD装置的栅极电压设置为产生超过阈值的反向偏置电压的值，所述阈值与漏电流状况对应；漏极侧泄漏抑制器，用于在与存储器的剩余子块关联的一个或多个剩余SGD装置中抑制漏电流状况，其中漏极侧泄漏抑制器用于将所述一个或多个剩余SGD装置的栅极电压设置为不产生超过所述阈值的反向偏置电压的值；和源极侧泄漏抑制器，用于在与目标子块关联的一个或多个选择栅源极侧(SGS)装置中抑制漏电流状况。2.如权利要求1所述的设备，还包括：串分割器，用于识别目标子块中将要被擦除的目标NAND串，其中将会在与目标NAND串关联的仅一个目标SGD装置中触发漏电流状况，并且将会在与目标子块中的剩余NAND串关联的一个或多个剩余SGD装置中抑制漏电流状况。3.如权利要求2所述的设备，还包括：位线选择器，用于经多个漏极脉冲将施加于所述一个目标SGD装置的漏极的位线电压设置为产生超过所述阈值的反向偏置电压的值；和位线抑制器，用于将施加于所述一个或多个剩余SGD装置的漏极的位线电压设置为不产生超过所述阈值的反向偏置电压的值。4.如权利要求1至3中任何一项所述的设备，还包括：字线管理器，用于将施加于目标子块和剩余子块的线电压分级。5.一种粒度增强计算系统，包括：至少一个处理器；网络接口，以可通信方式耦合到所述至少一个处理器；存储器，包括多个块；其中每个块包括多个子块并且每个子块包括多个NAND串；和存储器控制器，以可通信方式耦合到所述至少一个处理器和存储器，所述存储器控制器包括：子块分割器，用于识别将要被部分或完全擦除的存储器的目标子块；漏极侧泄漏驱动器，用于在与目标子块关联的一个或多个目标选择栅漏极侧(SGD)装置中触发漏电流状况；和漏极侧泄漏抑制器，用于在与存储器的剩余子块关联的一个或多个剩余SGD装置中抑制漏电流状况。6.如权利要求5所述的系统，其中所述漏极侧泄漏驱动器用于经多个栅极脉冲将所述一个或多个目标SGD装置的栅极电压设置为产生超过阈值的反向偏置电压的值，所述阈值与漏电流状况对应。7.如权利要求5所述的系统，其中所述漏极侧泄漏抑制器用于将所述一个或多个剩余SGD装置的栅极电压设置为不产生超过阈值的反向偏置电压的值，所述阈值与漏电流状况对应。8.如权利要求5所述的系统，其中所述存储器控制器还包括源极侧泄漏抑制器用于在与目标子块关联的一个或多个选择栅源极侧(SGS)装置中抑制漏电流状况。9.如权利要求5所述的系统，其中所述存储器控制器还包括串分割器用于识别目标子块中将要被擦除的目标NAND串，其中将会在与目标NAND串关联的仅一个目标SGD装置中触发漏电流状况，并且将会在与目标子块中的剩余NAND串关联的一个或多个剩余SGD装置中抑制漏电流状况。10.如权利要求9所述的系统，其中所述存储器控制器还包括：位线选择器，用于经多个漏极脉冲将施加于所述一个目标SGD装置的漏极的位线电压设置为产生超过阈值的反向偏置电压的值，所述阈值与栅致泄漏状况对应；和位线抑制器，用于将施加于所述一个或多个剩余SGD装置的漏极的位线电压设置为不产生超过所述阈值的反向偏置电压的值。11.如...

【专利技术属性】
技术研发人员：SR拉吉瓦德，A戈达，P卡拉瓦德，KK帕拉特，H桑达，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US