传输驱动器阻抗校正电路制造技术

本发明专利技术揭露一种传输驱动器阻抗校正电路。所揭露的电路包括：控制器，用以控制一组开关；比较器，具有与该控制器耦接的输出端；以及第一比较器输入端，耦接至：第一可选节点，耦接于第一p型可调电阻器片段(PSEG)与外部电阻器之间；以及第二可选节点，耦接于一对内部电阻器之间；以及第二比较器输入端，耦接至：第三可选节点，耦接于第二PSEG与t线圈(tcoil)电阻器之间，该t线圈电阻器还与n型可调电阻器片段(NSEG)串联耦接；以及第四可选节点，耦接于该t线圈电阻器与该NSEG之间。

【技术实现步骤摘要】
传输驱动器阻抗校正电路
本专利技术的主题涉及传输驱动器阻抗校正电路，尤其涉及改进性能的传输驱动器阻抗校正电路。
技术介绍
芯片至芯片的集成电路通信依赖于良好的输入-输出(I/O)信号完整性。影响输入-输出(I/O)信号完整性的I/O驱动器电路的一个重要特性是其相对信号线阻抗的输出阻抗。另外，该I/O驱动器电路阻抗与例如卡阻抗两者的变化经常成为实现具有良好信号完整性的高速芯片至芯片通信的限制因素。一般来说，为最大限度地提高信号中的功率传输，输出驱动器电路的输出阻抗应当与连接该输出驱动器电路的传输媒体(例如电缆或另一种电路或卡)的输入阻抗匹配。可导致I/O驱动器电路的输出阻抗变化的各种因素包括制程技术本身，以及系统的操作温度范围及电压范围。若不试图通过一些校正方案来控制这些因素，对于当前现有的CMOS技术的输出阻抗的变化将显着影响性能。不过，当前针对传输驱动器的电流校正方案(试图例如保持50欧姆目标输出阻抗)往往消耗大量面积并容易泄漏。
技术实现思路
本专利技术的态样提供一种电路，其可于具有发送器的装置上电时用以确定下拉片段的最优设置，从而获得例如50欧姆输出阻抗。第一态样提供传输驱动器阻抗校正电路，包括：控制器，用以控制一组开关；比较器，具有与该控制器耦接的输出端；以及第一比较器输入端，耦接至：第一可选节点，耦接于第一p型可调电阻器片段(p-typeadjustableresistorsegment；PSEG)与外部电阻器之间；以及第二可选节点，耦接于一对内部电阻器之间；以及第二比较器输入端，耦接至：第三可选节点，耦接于第二PSEG与t线圈(tcoil)电阻器之间，该tcoil电阻器还与n型可调电阻器片段(n-typeadjustableresistorsegment；NSEG)串联耦接；以及第四可选节点，耦接于该tcoil电阻器与该NSEG之间。第二态样提供一种校正传输驱动器的阻抗的方法，包括：提供比较器，其具有：第一输入端，包括耦接于第一p型可调电阻器片段(PSEG)与外部电阻器之间的第一可选节点以及耦接于一对内部电阻器之间的第二可选节点；以及第二输入端，包括耦接于第二PSEG与tcoil电阻器之间的第三可选节点，该tcoil电阻器还与n型可调电阻器片段(NSEG)串联耦接，以及耦接于该tcoil电阻器与该NSEG之间的第四可选节点；激活该第一可选节点及第三可选节点；在调节该NSEG时监控该比较器的输出端，以确定该NSEG的设置；激活该第二可选节点及第三可选节点；在调节该第二PSEG时监控该比较器的该输出端，以确定该第二PSEG的第一设置；激活该第二可选节点及第四可选节点；在调节该第二PSEG时监控该比较器的该输出端，以确定该第二PSEG的第二设置；以及平均该第一设置与第二设置，以提供该第二PSEG的最终设置。第三态样提供一种具有传输驱动器阻抗校正电路的发送器装置，包括：控制器，用以控制一组开关；比较器，具有与该控制器耦接的输出端；以及第一比较器输入端，耦接至：第一可选节点，耦接于第一p型可调电阻器片段(PSEG)与外部电阻器之间；以及第二可选节点，耦接于一对内部电阻器之间；以及第二比较器输入端，耦接至：第三可选节点，耦接于第二PSEG与tcoil电阻器之间，该tcoil电阻器还与n型可调电阻器片段(NSEG)串联耦接；以及第四可选节点，耦接于该tcoil电阻器与该NSEG之间。附图说明从下面参照附图所作的本专利技术的各种态样的详细说明将更容易理解本专利技术的这些及其它特征，该些附图中：图1显示现有技术校正电路。图2显示依据实施例的传输校正电路。图3显示依据实施例的图2的传输校正电路的阶段1部分。图4显示依据实施例的图2的传输校正电路的阶段2部分。图5显示依据实施例用以控制图2的开关的逻辑图。图6显示依据实施例的发送器装置。该些附图并非按比例绘制。该些附图仅为示意表达，并非意图描述本专利技术的特定参数。该些附图意图仅显示本专利技术的典型实施例，因此不应当被视为限制本专利技术的范围。该些附图中，类似的附图标记表示类似的元件。具体实施方式图1显示用以校正传输阻抗的现有技术电路10的简单方块图。尤其，电路10的目的在于在上电时确定NSEG24、26及PSEG22的正确设置，以实现例如50欧姆阻抗。这通常通过用开关16及18配置电路10并在调整该NSEG及PSEG设置时自比较器12监控输出端14来实施。NSEG及PSEG20、22、24、26包括n型及p型下拉片段，其电阻设置可基于输入值调节。尤其，各所示下拉片段包括一组基于CMOS的装置，其可基于该输入值被选择性实施以形成不同的电阻。通过使用电路10，以两个阶段执行校正。在阶段1，目标是确定NSEG24、26的设置，因此将CALSEG设为0，以关闭开关16并打开开关18，从而导致具有TCOIL28作为参考(在比较器12的正输入端)及外部精密电阻器30作为参考(在比较器12的负输入端)。假定例如将PSEG20设为600欧姆，则已知比较器12的负输入端为200/(600+200)VI/O＝0.25VI/O。假定接着将PSEG122设为150欧姆并关闭NSEG226，当NSEG124与TCOIL28组合为50欧姆时，比较器12的正输入端将同样为0.25VI/O。如此调整NSEG124直至比较器12看到在正输入端具有0.25VI/O，从而导致NSEG124被校正。可例如通过使用1R、2R、4R及8R输入的组合作为输入来调节NSEG124，其中，R＝1200欧姆。监控比较器12的输出端14以确定何时在两个输入端都检测到0.25VI/O，如此表明TCOIL28与NSEG224的组合为50欧姆。在阶段2，以与在阶段1确定NSEG124相同的方式校正NSEG226，并将CALSEG设为1，以关闭开关16并打开开关18。比较器12的顶部输入端被设为0.5VI/O(由于该电压分压器)并在使用1R、2R、4R及8R的组合作为输入来调节PSEG222以匹配在阶段1确定的该NSEG2时监控输出端14，如此确定PSEG122的适当校正设置。图2显示改进电路40，其以类似方式操作，但可通过缩小的面积、较低的泄漏及较高的精确性来实施。从附图中可看出，电路40与电路10(图1)类似，除了NSEG2被移除并用简化的电路及一对开关32、34替代以外。控制器50提供必要的逻辑以控制开关、调节NSEG及PSEG的输入设置以及监控比较器12。同样，所得电路40利用比较器12以校正PSEG122及NSEG124。比较器12包括自节点N1或N2选择性接收输入的负输入端，且包括自节点N3或N4选择性接收输入的正输入端。可通过关闭各相应的开关16、18、32、34来“激活”各节点N1、N2、N3、N4。在此情况下，校正的阶段1与上述相同，也就是，激活节点N1与N3并失活N2及N4，以校正NSEG124。不过，阶段2用两步骤制程实施，其中，初始激活节点N2及N3(节点N1及N4失活)并接着激活节点N2及N4(节点N1及N3失活)以校正PSEG122。对于阶段1，将CALSEG设为0，以关闭开关16并打开开关18。另外，关闭开关32并打开开关34，以激活N3，从而导致具有TCOIL28与外部精密电阻器30作为参考。如上所述，当将本文档来自技高网...

【技术保护点】
一种传输驱动器阻抗校正电路，包括：控制器，用以控制一组开关；比较器，具有与该控制器耦接的输出端；以及第一比较器输入端，耦接至：第一可选节点，耦接于第一p型可调电阻器片段(PSEG)与外部电阻器之间；以及第二可选节点，耦接于一对内部电阻器之间；以及第二比较器输入端，耦接至：第三可选节点，耦接于第二PSEG与t线圈(tcoil)电阻器之间，该t线圈电阻器还与n型可调电阻器片段(NSEG)串联耦接；以及第四可选节点，耦接于该t线圈电阻器与该NSEG之间。

【技术特征摘要】
2016.10.17 US 15/295,2991.一种传输驱动器阻抗校正电路，包括：控制器，用以控制一组开关；比较器，具有与该控制器耦接的输出端；以及第一比较器输入端，耦接至：第一可选节点，耦接于第一p型可调电阻器片段(PSEG)与外部电阻器之间；以及第二可选节点，耦接于一对内部电阻器之间；以及第二比较器输入端，耦接至：第三可选节点，耦接于第二PSEG与t线圈(tcoil)电阻器之间，该t线圈电阻器还与n型可调电阻器片段(NSEG)串联耦接；以及第四可选节点，耦接于该t线圈电阻器与该NSEG之间。2.如权利要求1所述的传输驱动器阻抗校正电路，其中，该控制器包括逻辑以实施用以校正该NSEG的第一配置，其包括激活该第一可选节点及该第三可选节点；其中，控制器包括逻辑以实施用以校正该第二PSEG的第二配置，其包括首先激活该第二可选节点及该第三可选节点以确定第一PSEG设置，并接着失活该第三可选节点并激活该第四可选节点，以确定第二PSEG设置；以及其中，最终PSEG设置包括该第一PSEG设置与该第二PSEG设置的平均值。3.如权利要求1所述的传输驱动器阻抗校正电路，其中，该外部电阻器包括200欧姆外部精密电阻器。4.如权利要求1所述的传输驱动器阻抗校正电路，其中，该对内部电阻器经串联设置以在电压I/O与接地之间形成内部电阻分压器，从而在该第一比较器输入端产生该电压I/O的0.5倍值。5.如权利要求1所述的传输驱动器阻抗校正电路，其中，该第一PSEG与该外部电阻器串联设置于电压I/O与接地之间，以在该第一比较器输入端产生该电压I/O的0.25倍值。6.如权利要求1所述的传输驱动器阻抗校正电路，其中，该第二PSEG、该t线圈电阻器与该NSEG串联设置于电压I/O与接地之间。7.如权利要求1所述的传输驱动器阻抗校正电路，其中，该t线圈具有在1与5欧姆之间的阻抗。8.一种用以校正传输驱动器的阻抗的方法，包括：提供比较器，其具有：第一输入端，包括耦接于第一p型可调电阻器片段(PSEG)与外部电阻器之间的第一可选节点以及耦接于一对内部电阻器之间的第二可选节点；以及第二输入端，包括耦接于第二PSEG与t线圈电阻器之间的第三可选节点，该t线圈电阻器还与n型可调电阻器片段(NSEG)串联耦接；以及耦接于该t线圈电阻器与该NSEG之间的第四可选节点；激活该第一可选节点及该第三可选节点；在调节该NSEG时监控该比较器的输出端，以确定该NSEG的设置；激活该第二可选节点及该第三可选节点；在调节该第二PSEG时监控该比较器的该输出端，以确定该第二PSEG的第一设置；激活该第二可选节点及该第四可选节点；在调...

【专利技术属性】
技术研发人员：S·希瓦拉姆，G·N·K·兰甘，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY