用于高速存储器接口的命令仲裁制造技术

在一种形式中，存储器控制器包含命令队列和仲裁器。所述命令队列接收并存储存储器存取请求。所述仲裁器包含多个子仲裁器，所述子仲裁器用于在控制器周期期间从所述存储器存取请求当中提供对应的多个子仲裁获胜者，且用于在对应的控制器周期中在所述多个子仲裁获胜者当中进行选择以提供多个存储器命令。在另一形式中，数据处理系统包含用于提供存储器存取请求的存储器存取代理、存储器系统以及耦合到所述存储器存取代理和所述存储器系统的所述存储器控制器。

【技术实现步骤摘要】
【国外来华专利技术】用于高速存储器接口的命令仲裁
本公开大体上涉及数据处理系统，且更具体地说涉及用于与具有高速存储器接口的数据处理系统一起使用的存储器控制器。
技术介绍
计算机系统通常将廉价且高密度的动态随机存取存储器(DRAM)芯片用于主存储器。现今销售的大部分DRAM芯片与由联合电子器件工程委员会(JEDEC)颁布的各种双数据速率(DDR)DRAM标准相容。DDRDRAM使用具有高速存取电路的常规DRAM存储器单元阵列来实现高传输速率并提高存储器总线的利用率。例如，DDR4DRAM使用存储器单元阵列，所述存储器单元阵列需要12-15纳秒(ns)存取时间，但存取大量数据并以高达对应于1.6千兆赫(GHz)的存储器时钟频率的3.2千兆传输每秒(GT/sec)的速度序列化数据。传输使用具有片内终结的伪开漏技术以实现良好的传输线路性能。虽然有可能以所述速率操作点对点接口以实现快速传输，但存储器控制器变得越来越难以以足够快的调度存储器存取的速度操作。典型的DDR存储器控制器维持用以存储未决的读和写请求的队列，以允许存储器控制器不按顺序选取未决的请求并由此增加效率。例如，存储器控制器可不按顺序从队列检索针对存储器的给定列中的相同行的多个存储器存取请求(被称为“页命中”)，并将所述请求连续地发送到存储器系统以避免反复地给当前行预充电并激活另一行的开销。然而，在利用可用例如DDR4等现代存储器技术实现的总线带宽时从深队列中扫描并选取存取已变得难以用已知的存储器控制器实现。附图说明图1以方块图形式说明根据一些实施方案的数据处理系统；图2以方块图形式说明适合于在图1的数据处理系统中使用的加速处理单元(APU)；图3以方块图形式说明根据一些实施方案的适合于在图2的APU中使用的存储器控制器和相关联的物理接口(PHY)；图4以方块图形式说明根据一些实施方案的适合于在图2的APU中使用的另一存储器控制器和相关联的PHY；图5以方块图形式说明根据一些实施方案的存储器控制器；以及图6说明根据一些实施方案的可用作图5的仲裁器的仲裁器的方块图。在以下描述中，不同图中使用的相同的参考数字指示相似或相同的项目。除非另外指出，否则单词“耦合”及其相关联的动词形式包含直接连接和通过本领域中已知的方法的间接电气连接，并且除非另外指出，否则对直接连接的任何描述也意味着使用适当形式的间接电气连接的替代性实施方案。具体实施方式如下文将描述，在一种形式中，存储器控制器包含命令队列和仲裁器。命令队列用于接收并存储存储器存取请求。仲裁器包含多个子仲裁器，所述子仲裁器在控制器周期期间从存储器存取请求当中提供对应的多个子仲裁获胜者，且在对应的控制器周期中在多个子仲裁获胜者当中进行选择以提供多个存储器命令。在一些实施方案中，存储器命令周期可在时间上短于控制器周期。例如，控制器可根据控制器时钟信号操作同时存储器周期通过存储器时钟信号界定，所述存储器时钟信号具有比控制器时钟信号更高的频率。多个子仲裁器可包含第一子仲裁器，所述第一子仲裁器在命令队列中的页命中命令当中选择第一子仲裁获胜者；第二子仲裁器，所述第二子仲裁器选择命令队列中的页冲突命令当中的第二子仲裁获胜者；以及第三子仲裁器，所述第三子仲裁器选择命令队列中的页错失命令当中的第三子仲裁获胜者。仲裁器可另外包含用于在第一、第二以及第三子仲裁获胜者当中进行选择的最后仲裁器。在另一形式中，数据处理系统包含用于提供多个存储器存取请求的存储器存取代理、存储器系统以及耦合到存储器存取代理和存储器系统的存储器控制器。存储器控制器包含命令队列和仲裁器。命令队列存储从存储器存取代理接收到的存储器存取命令。仲裁器包含多个子仲裁器，所述子仲裁器用于在控制器周期期间从存储器存取请求当中提供对应的多个子仲裁获胜者，且用于在对应的控制器周期中在多个子仲裁获胜者当中进行选择以提供多个存储器命令。在又一形式中，一种用于在存储器存取请求当中进行仲裁的方法可用于改进性能和效率。多个存储器存取请求被接收并存储在命令队列中。多个子仲裁获胜者在第一控制器周期期间从存储器存取请求当中选择。多个存储器命令在多个子仲裁获胜者当中选择并提供在对应的多个存储器命令周期中。图1以方块图形式说明根据一些实施方案的数据处理系统100。数据处理系统100大体上包含呈加速处理单元(APU)形式的数据处理器110、存储器系统120、高速外围组件互连(PCIe)系统150、通用串行总线(USB)系统160以及磁盘驱动器170。数据处理器110充当数据处理系统100的中央处理单元(CPU)，并提供可用于现代计算机系统中的各种总线和接口。这些接口包含两个双数据速率(DDRx)存储器通道、用于连接到PCIe链路的PCIe根复合体、用于连接到USB网络的USB控制器以及到串行高级技术附件(SATA)大容量存储装置的接口。存储器系统120包含存储器通道130以及存储器通道140。存储器通道130包含连接到DDRx总线132的双列直插存储器模块(DIMM)的集合，包含在此实例中对应于单独的列的代表性DIMM134、136以及138。同样地，存储器通道140包含连接到DDRx总线142的DIMM的集合，所述DIMM包含代表性DIMM144、146以及148。PCIe系统150包含连接到数据处理器110中的PCIe根联合体、PCIe装置154、PCIe装置156以及PCIe装置158的PCIe交换机152。PCIe装置156继而连接到系统基本输入/输出系统(BIOS)存储器157。系统BIOS存储器157可为多种非易失性存储器类型中的任何类型，例如只读存储器(ROM)、快闪电可擦除可编程ROM(EEPROM)及类似者。USB系统160包含连接到数据处理器110中的USB主控的USB集线器162，以及各自连接到USB集线器162的代表性USB装置164、166以及168。USB装置164、166以及168可为例如键盘、鼠标、快闪EEPROM端口等装置。磁盘驱动器170经由SATA总线连接到数据处理器110，并为操作系统、应用程序、应用文件及类似者提供大容量存储。数据处理系统100通过提供存储器通道130和存储器通道140而适合于在现代计算应用中使用。存储器通道130和140中的每一个可连接到现有技术DDR存储器，例如DDR版本四(DDR4)、低功率DDR4(LPDDR4)、图形DDR版本五(GDDR5)以及高带宽存储器(HBM)，且可适用于未来的存储器技术。这些存储器提供高总线带宽和高速操作。同时，这些存储器还提供低功率模式以节约例如膝上型计算机等电池供电的应用的功率，且还提供内置的热监测。图2以方块图形式说明适合于在图1的数据处理系统100中使用的APU200。APU200大体上包含中央处理单元(CPU)核心复合体210、图形核心220、显示器引擎的集合230、存储器管理集线器240、数据组构250、外围控制器的集合260、外围总线控制器的集合270、系统管理单元(SMU)280以及存储器控制器的集合290。CPU核心复合体210包含CPU核心212和CPU核心214。在此实例中，CPU核心复合体210包含两个CPU核心，但在其它实施方案中，CPU核心复合体210可包含任意数目的CPU核心。本文档来自技高网...

【技术保护点】
一种存储器控制器(500)，所述存储器控制器包括：命令队列(520)，所述命令队列用于接收并存储存储器存取请求；以及仲裁器(538)，所述仲裁器包括多个子仲裁器(605)，所述子仲裁器用于在控制器周期期间从所述存储器存取请求当中提供对应的多个子仲裁获胜者，且用于在对应的控制器周期中在所述多个子仲裁获胜者当中进行选择以提供多个存储器命令。

【技术特征摘要】
【国外来华专利技术】2016.07.15 US 15/211,8151.一种存储器控制器(500)，所述存储器控制器包括：命令队列(520)，所述命令队列用于接收并存储存储器存取请求；以及仲裁器(538)，所述仲裁器包括多个子仲裁器(605)，所述子仲裁器用于在控制器周期期间从所述存储器存取请求当中提供对应的多个子仲裁获胜者，且用于在对应的控制器周期中在所述多个子仲裁获胜者当中进行选择以提供多个存储器命令。2.根据权利要求1所述的存储器控制器(500)，其中存储器命令周期在时间上短于所述对应的控制器周期。3.根据权利要求2所述的存储器控制器(500)，其中：所述控制器周期通过控制器时钟信号界定，所述存储器命令周期通过存储器时钟信号界定，以及所述存储器时钟信号具有比所述控制器时钟信号更高的频率。4.根据权利要求3所述的存储器控制器(500)，其中所述存储器时钟信号的频率为所述控制器时钟信号的频率的两倍。5.根据权利要求1所述的存储器控制器(500)，其中所述多个子仲裁器(605)包括：第一子仲裁器(610)，所述第一子仲裁器耦合到所述命令队列(520)以用于与控制器时钟信号同步来确定所述命令队列(520)中的活动条目当中的第一子仲裁获胜者；以及第二子仲裁器(620)，所述第二子仲裁器耦合到所述命令队列(520)以用于与所述控制器时钟信号同步来确定所述命令(520)队列中的所述活动条目当中的第二子仲裁获胜者，所述第二仲裁获胜者不同于所述第一仲裁获胜者，其中所述存储器控制器(500)可操作地输出所述第一子仲裁获胜者以作为存储器时钟信号的第一周期中的第一存储器命令，且输出所述第二子仲裁获胜者以作为所述存储器时钟信号的后续周期中的第二存储器命令，其中所述存储器时钟信号的频率高于所述控制器时钟信号的频率。6.根据权利要求5所述的存储器控制器(500)，其中所述多个子仲裁器(605)另外包括：第三子仲裁器(630)，所述第三子仲裁器耦合到所述命令队列(520)以用于与所述控制器时钟信号同步来确定所述命令队列(520)中的活动条目当中的第三子仲裁获胜者。7.根据权利要求6所述的存储器控制器(500)，其中所述仲裁器(538)另外包括：最后仲裁器(650)，所述最后仲裁器用于从所述第一、第二以及第三子仲裁获胜者当中选择两个最后仲裁获胜者，且用于提供所述两个最后仲裁获胜者以作为所述第一和第二存储器命令。8.根据权利要求7所述的存储器控制器(500)，其中所述最后仲裁器(650)从所述第一、第二和第三仲裁获胜者中进一步选择所述两个最后仲裁获胜者并选择开销命令。9.根据权利要求8所述的存储器控制器(500)，所述开销命令包括下电命令、自动刷新命令以及校准命令中的一种。10.根据权利要求7所述的存储器控制器(500)，其中：所述多个子仲裁器(605)另外包括与所述第一子仲裁器(610)、所述第二子仲裁器(620)以及所述第三子仲裁器(630)中的一个相同类型的至少一个附加的子仲裁器，以及其中所述最后仲裁器(650)能够在所述对应的控制器周期中从所述多个子仲裁器(605)当中选择所述相同类型的两个最后仲裁获胜者。11.根据权利要求6所述的存储器控制器(500)，其中：所述第一子仲裁器(610)从所述命令队列(520)中的页命中命令选择所述第一子仲裁获胜者；所述第二子仲裁器(620)从所述命令队列(520)中的页冲突命令选择所述第二子仲裁获胜者；以及所述第三子仲裁器(630)从所述命令队列(520)中的页错失命令选择所述第三子仲裁获胜者。12.根据权利要求1所述的存储器控制器(500)，其中：所述多个子仲裁器(605)中的每一个在所述命令队列(520)中的相关联类型的命令当中选择仲裁获胜者，所述多个子仲裁器(605)中的至少两个选择同一类型的仲裁获胜者，以及所述仲裁器(538)能够在所述对应的控制器周期中从所述多个子仲裁器(605)当中选择所述相同类型的两个最后仲裁获胜者。13.一种数据处理系统(100)，所述数据处理系统包括：存储器存取代理(110/210/220)，所述存储器存取代理用于提供存储器存取请求；以及存储器系统(120)；以及存储器控制器(292/500)，其耦合到所述存储器存取代理(110/210/220)和所述存储器系统(120)，所述存储器控制器(292/500)包括：命令队列(520)，其用于存储从所述存储器存取代理(110/210/220)接收的存储器存取命令；和仲裁器(538)，其包括多个子仲裁器(605)，用于在控制器周期期间从所述存储器存取请求中提供对应的多个子仲裁获胜者，并且用于在对应的控制器周期中在所述多个子仲裁获胜者中选择以提供多个存储器命令。14.根据权利要求13所述的数据处理系统(100)，其中所述存储器存取代理包括：中央处理单元核心(212/214)；图形处理单元核心(220)；以及数据组构(250)，所述数据组构用于将所述中央处理单元核心(212/214)和所述图形处理单元核心(220)互连到所述存储器控制器(292/500...

【专利技术属性】
技术研发人员：詹姆斯·R·麦格罗，凯达尔纳特·巴拉里斯南，杰克逊·鹏，海德凯·卡纳亚玛，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：美国,US