一种片上系统及其通信交互方法技术方案

本发明专利技术涉及一种片上系统及其通信交互方法，包括一个主模块和N个从模块，N≥2，主模块输出FIFO、主模块输入FIFO、从模块输出FIFO、从模块输入FIFO、FPGA分流逻辑模块、AXI4总线仲裁逻辑模块；主模块和从模块之间设置有上行通道和下行通道，上行通道包括依次连接的从模块输出FIFO、AXI4总线仲裁逻辑模块和主模块输入FIFO，下行通道包括依次连接的主模块输出FIFO、FPGA分流逻辑模块和从模块输入FIFO，主从模块通过上下行通道连接。采用FPGA内部分流逻辑通道作为主模块向从模块进行指令分发的下行通道，AXI4总线的写通道作为从模块向主模块传输指令的上行通道，通过异步FIFO来完成上下行通道的接口的统一和跨时钟功能的实现。

On chip system and communication interaction method thereof

The invention relates to a system on chip and communication method, which comprises a main module and a N module from N, more than 2, the main module, main module input output FIFO FIFO, from FIFO, from the input module output module FIFO, FPGA shunt logic module, AXI4 bus arbitration logic module; master and slave module is arranged between the uplink channel and the downlink channel, the uplink channel comprises a FIFO module, from the output of the AXI4 bus arbitration logic module and the main module of the input FIFO, the downlink channel comprises a main module, the output FIFO FPGA shunt logic module and module input from FIFO, master-slave module connected through the downlink channel. Using FPGA as the main channel of internal shunt logic module to the module from the downlink channel instruction dispatch, AXI4 bus write channel as the upstream transmission from the module to the main module instruction, through the realization of asynchronous FIFO to complete the unification of the downlink channel interface and cross clock function.

【技术实现步骤摘要】
一种片上系统及其通信交互方法
本专利技术涉及通信
，尤其涉及一种片上系统及其通信交互方法。
技术介绍
片上系统是当今嵌入式设计的主流，它不仅广泛应用于消费电子产品，而且应用于与电子相关各个行业之中，其重要性不言而喻。随着片上系统的不断发展，越来越多的IP核模块需要集成在同一块芯片上，这些模块包括：微处理器、存储器、各种应用的协处理器、各种通信接口等等。这样，使得针对于IP核模块间的通信方式的研究被越来越多的人重视，传统的方法是采用共享总线的通信方式。在这种方式下，系统中所有的功能模块共享相同的总线带宽。这样，将严重限制了系统的带宽、吞吐率，而大大降低了系统的性能。一般来说，系统中的IP核有两种类型：主模块，从模块。所谓主模块，是模块间通信的发起者；而从模块是模块间通信的响应者，根据主模块的要求，提供相应的操作。目前主流的片上通信实现有两种，一种实现方法是采用直接互联逻辑，直接建立主模块与各从模块之间的直连通道，特点是实现简单，缺点是当模块增加以后，互联逻辑架构会发生比较大的变化，连线的复杂度也会上升；另一个实现方法是AMBA总线标准中的AXI4总线，此总线为采用握手机制的猝发式数据传输机制，可以支持多通道进行传输，能够进行独立的读写传输，但是使用过程中资源占用率比较高，读写通道配置起来比较繁琐，总线的接口逻辑过于复杂，通常需要针对不同的使用需求设计不同的逻辑接口，不利于总线架构的复用。
技术实现思路
鉴于上述的分析，本专利技术旨在提供一种片上系统及其通信交互方法，用以解决上述技术问题。本专利技术的目的主要是通过以下技术方案实现的。在基于本专利技术实施例的一个方面，提供了一种片上系统，包括一个主模块和N个从模块，N≥2，主模块输出FIFO、主模块输入FIFO、从模块输出FIFO、从模块输入FIFO、FPGA分流逻辑模块、AXI4总线仲裁逻辑模块；主模块和从模块之间设置有上行通道和下行通道，上行通道包括依次连接的从模块输出FIFO、AXI4总线仲裁逻辑模块和主模块输入FIFO，下行通道包括依次连接的主模块输出FIFO、FPGA分流逻辑模块和从模块输入FIFO，主从模块通过上下行通道连接。在基于本专利技术系统的另一个实施例中，上行通道具体包括三个子通道：地址通道、数据通道和响应通道；当从模块向主模块写入数据时：地址通道给出猝发传输过程中的地址信号和控制信号；数据通道完成主数据的传输；响应通道传输主模块向从模块发出的交易完成信号。在基于本专利技术实施例的另一个方面，提供了一种片上系统的通信交互方法，包括以下步骤：步骤S1、主模块通过分流逻辑模块将数据发送到从模块；步骤S2、从模块完成响应后通过仲裁逻辑模块将数据发送到主模块；在基于本专利技术方法的另一个实施例中，步骤S1具体包括：S11、定制分流逻辑；S12、主模块发出指令数据到主模块输出FIFO中；S13、主模块输出FIFO对指令数据进行时钟域转换和位宽转换后，将数据发送给FPGA分流逻辑模块；S14、FPGA分流逻辑模块进行数据的完整性验证和数据格式解析，完成基于设计的分流表功能；S15、FPGA分流逻辑模块根据定制的分流逻辑将指令数据分流发送到指定从模块对应的从模块输入FIFO中；S16、从模块输入FIFO将指令数据传输到指定从模块中；在基于本专利技术方法的另一个实施例中，步骤S11中，分流逻辑根据设计的指令帧中的分流号，采用映射逻辑和分流表对照，在FPGA内部实现数据的分流。在基于本专利技术方法的另一个实施例中，步骤S2具体包括：S21、定制仲裁逻辑；S22、从模块发出响应数据到从模块输出FIFO中；S23、从模块输出FIFO对响应数据进行时钟域转换和位宽转换后，将响应数据传输到AXI4总线仲裁逻辑模块；S24、AXI4总线仲裁逻辑模块完成对从模块优先级或编号的识别；S25、AXI4总线仲裁逻辑模块根据定制的仲裁逻辑将响应数据传输到主模块输入FIFO中；S26、主模块输入FIFO将响应数据传输到主模块。在基于本专利技术方法的另一个实施例中，步骤S21中，仲裁逻辑根据AXI4总线对于从模块的优先级配置或者采用轮询模块从编号按照序号大小进行传输，按照设置的传输顺序将传输过来的从模块数据传输到主模块中。在基于本专利技术方法的另一个实施例中，步骤S24中，优先级识别基于AXI4总线的设置，采用数字标号来表示优先级，数字标号越小优先级越高。在基于本专利技术方法的另一个实施例中，当下行数据通过主模块输出FIFO或上行数据通过从模块输出FIFO时，进行数据格式统一。本专利技术有益效果如下：专利技术提出一种实用的、具备简单结构的可用在FPGA上的内部片上通信交互系统及方法，采用FPGA内部分流逻辑通道作为主模块向从模块进行指令分发的下行通道，AXI4总线的写通道作为从模块向主模块传输指令的上行通道，通过异步FIFO来完成上下行通道的接口的统一和跨时钟功能的实现。本专利技术的其他特征和优点将在随后的说明书中阐述，并且，部分的从说明书中变得显而易见，或者通过实施本专利技术而了解。本专利技术的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。附图说明附图仅用于示出具体实施例的目的，而并不认为是对本专利技术的限制，在整个附图中，相同的参考符号表示相同的部件。图1是片上系统通信交互方法中上行模块和下行模块框图；图2是基于AXI4总线的主从模块传输模式图；图3是基于AXI4总线的写模式的传输过程；图4是本方法提出的一种可实现的指令格式。具体实施方式下面结合附图来具体描述本专利技术的优选实施例，其中，附图构成本申请一部分，并与本专利技术的实施例一起用于阐释本专利技术的原理。根据本专利技术的一个具体实施例，公开了一种片上系统，包括一个主模块和N个从模块，，N≥2，主模块输出FIFO、主模块输入FIFO、从模块输出FIFO、从模块输入FIFO、FPGA分流逻辑模块、AXI4总线仲裁逻辑模块；主模块和从模块之间设置有上行通道和下行通道，上行通道包括依次连接的从模块输出FIFO、AXI4总线仲裁逻辑模块和主模块输入FIFO，下行通道包括依次连接的主模块输出FIFO、FPGA分流逻辑模块和从模块输入FIFO，主从模块通过上下行通道连接。如图1所示，数据下行时，主模块发出的数据通过主模块输出FIFO后到达FPGA分流逻辑模块，经过分流逻辑判断后，数据通过从模块输入FIFO到达从模块；数据上行时，从模块发出数据，经过从模块输出FIFO到达AXI4总线仲裁逻辑模块，经过仲裁逻辑判断后，数据通过主模块输入FIFO到达主模块，如图2所示。如图3所示给出了基于AXI4总线的写模式的传输过程，其中从模块连接接口为主接口，主模块连接接口为从接口。上行通道具体包括三个子通道：地址通道、数据通道和响应通道；当从模块向主模块写入数据时；地址通道给出猝发传输过程中的地址信号和控制信号；数据通道完成主数据的传输；响应通道传输从接口向主接口发出的信号，表示交易完成。此模式下实现一主多从之间的数据交互。当主模块向从模块写入数据时，数据从主模块单向分发到从模块。进一步地，本专利技术系统下的主模块可以是多个，每个主模块可以与其他主模块下属的从模块实现数据交互。在工作过程中，步骤1、主模块发送数据到从模块；具体包括：S11、定制分流逻辑；分流逻辑主要根据设计的指令本文档来自技高网...

【技术保护点】
一种片上系统，其特征在于，包括一个主模块和N个从模块，N≥2，主模块输出FIFO、主模块输入FIFO、从模块输出FIFO、从模块输入FIFO、FPGA分流逻辑模块、AXI4总线仲裁逻辑模块；主模块和从模块之间设置有上行通道和下行通道，上行通道包括依次连接的从模块输出FIFO、AXI4总线仲裁逻辑模块和主模块输入FIFO，下行通道包括依次连接的主模块输出FIFO、FPGA分流逻辑模块和从模块输入FIFO，主从模块通过上下行通道连接。

【技术特征摘要】
1.一种片上系统，其特征在于，包括一个主模块和N个从模块，N≥2，主模块输出FIFO、主模块输入FIFO、从模块输出FIFO、从模块输入FIFO、FPGA分流逻辑模块、AXI4总线仲裁逻辑模块；主模块和从模块之间设置有上行通道和下行通道，上行通道包括依次连接的从模块输出FIFO、AXI4总线仲裁逻辑模块和主模块输入FIFO，下行通道包括依次连接的主模块输出FIFO、FPGA分流逻辑模块和从模块输入FIFO，主从模块通过上下行通道连接。2.如权利要求1所述的一种片上系统，其特征在于，上行通道具体包括三个子通道：地址通道、数据通道和响应通道；当从模块向主模块写入数据时：地址通道给出猝发传输过程中的地址信号和控制信号；数据通道完成主数据的传输；响应通道传输主模块向从模块发出的操作完成信号。3.如权利要求1所述的片上系统的通信交互方法，其特征在于，包括以下步骤：步骤S1、主模块通过分流逻辑模块将数据发送到从模块；步骤S2、从模块完成响应后通过仲裁逻辑模块将数据发送到主模块。4.如权利要求3所述的片上系统的通信交互方法，其特征在于，步骤S1具体包括：S11、定制分流逻辑；S12、主模块发出指令数据到主模块输出FIFO中；S13、主模块输出FIFO对指令数据进行时钟域转换和位宽转换后，将数据发送给FPGA分流逻辑模块；S14、FPGA分流逻辑模块进行数据的完整性验证和数据格式解析，完成基于设计的分流表功能；S15、FPGA分流逻辑模块根据定制的分流逻...

【专利技术属性】
技术研发人员：韩璐，
申请(专利权)人：数据通信科学技术研究所，兴唐通信科技有限公司，
类型：发明
国别省市：北京,11