半导体装置及其诊断方法制造方法及图纸

本公开涉及半导体装置及其诊断方法。提供了一种能够实现对非易失性存储器的开始时间诊断而无需任何外部装置和任何超出诊断目标的非易失性存储器的半导体装置。非易失性存储器包括由连续读取的地址形成的地址空间和在地址空间之后读取的由单个或多个地址形成的预留地址。先前计算的值固定数据被存储在预留地址中。当根据预定压缩算法、使用预定初始值对存储在地址空间中的所有数据和值固定数据进行压缩时，值固定数据是用于将压缩值收敛到预定的固定值(例如，0)的数据。

【技术实现步骤摘要】
半导体装置及其诊断方法相关申请的交叉引用2016年9月29日提交的日本专利申请No.2016-190630的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。
本专利技术涉及半导体装置和诊断半导体装置的方法，具体涉及半导体装置和诊断包括非易失性存储器的自诊断功能的半导体装置的方法。
技术介绍
例如，日本未审查专利申请公开No.2008-159149公开了一种包括用于高速测试只读存储器(ROM)的测试电路的系统LSI。测试电路将由地址产生电路产生的测试地址输入到ROM中，并且在多输入签名寄存器(MISR)中对对应于输入地址的从ROM输出的数据进行压缩。由MISR压缩的数据被输出到LSI外部，并与外部测试仪的期望值进行比较。
技术实现思路
现今，根据代表非易失性存储器的闪速存储器容量的增加，闪速存储器被高度要求在内建自测(BIST)中进行诊断以实现功能安全。例如，作为闪速存储器的诊断方法，存在使用与闪速存储器安装在同一半导体芯片上的中央处理单元(CPU)的方法。然而，该方法根据非易失性存储器的容量的增加而增加了诊断执行时间。因此，为了缩短诊断执行时间，公开了安装专用BIST电路的技术。作为使用专用BIST电路的方法，例如，已知有一种地址产生电路顺序产生地址并在MISR中压缩读取数据的方法，如日本未审查专利申请公开No.2008-159149。然而，在上述方法中，为了存储期望值并将诊断结果与期望值进行比较，在LSI外部需要诸如测试仪的外部装置。简而言之，例如，在包括非易失性存储器的系统中，当用户在系统的开始时间诊断想要诊断非易失性存储器时，必须在系统内提供一些外部装置，这可能导致系统从系统设计的角度看的大的开销。然后，考虑将期望值存储在目标在于诊断的非易失性存储器中的方法。然而，在这种情况下，很难定义期望值本身。这是因为通过将期望值存储在诊断目标非易失性存储器中，产生了另一个新的期望值，进入因果链接的困境。因此，为了在LSI内提供期望值，例如，必须提供与诊断目标不同的其中存储期望值的另一个非易失性存储器。然而，提供另一个非易失性存储器增加了开销，并且上述非易失性存储器变得超出诊断目标。下面描述的实施例考虑到上述情况，并且从说明书和附图的描述中，其它目的和新颖特性将变得明显。根据一个实施例的半导体装置包括由一个半导体芯片形成的非易失性存储器和用于诊断上述存储器的BIST电路。BIST电路包括读取电路和压缩器，所述读取电路顺序地产生地址并向非易失性存储器发出包括地址的读取命令，所述压缩器根据预定压缩算法，将响应于读取命令顺序读取的数据压缩并输出签名值作为压缩结果。非易失性存储器包括由连续读取的地址形成的第一地址空间和在上述地址空间之后读取的由单个或多个地址形成的第一预留地址。先前计算的第一值固定数据被存储在第一预留地址中。当根据预定算法使用预定初始值对存储在第一地址空间中的所有数据和第一值固定数据进行压缩时，使用预定值固定数据，第一值固定数据是用于将压缩值收敛到预定的第一固定值的数据。根据实施例，可以在没有任何外部装置和任何超出诊断目标的非易失性存储器的情况下实现非易失性存储器的开始时间诊断。附图说明图1是示出根据本专利技术的第一实施例的半导体装置的结构示例的示意图。图2是示出图1中的压缩器的结构示例的电路图。图3是示出图1的半导体装置中执行自诊断的过程的示例的流程图。图4是示出图1中的非易失性存储器的数据结构的一个示例的视图。图5是示出使用安装了图1的半导体装置的系统的方法的一个示例的流程图。图6A是示出在图5中将数据写入的非易失性存储器的处理的一个示例的流程图，并且图6B是图6A的补充视图。图7A和图7B是用于描述图6B中的诊断数据计算程序的一个示例的视图；图7A是示出目标在于计算的非易失性存储器和MISR的结构示例的电路图，并且图7B是示出图7A的值固定数据的具体示例的视图。图8是示出当图7A的结构目标在于计算时的诊断数据计算程序的处理的一个示例的流程图。图9A和图9B是用于描述图6B中的诊断数据计算程序的另一示例的视图；图9A是示出目标在于计算的非易失性存储器和MISR的结构示例的电路图，并且图9B是示出值固定数据的具体示例的视图。图10是示出当图9A的结构目标在于计算时的诊断数据计算程序的处理的一个示例的流程图。图11是示出根据本专利技术的第二实施例的半导体装置的结构示例的示意图。图12是示出图11中的非易失性存储器的数据结构的一个示例的视图。图13是用于描述计算图12的非易失性存储器中的值固定数据和期望值数据的方法的一个示例的视图。图14是用于描述伴随图11的半导体装置中的BIST电路的操作的签名值的改变状态的视图。图15是示出在图11的半导体装置中执行自诊断的过程的一个示例的流程图。图16是示出根据本专利技术的第三实施例的半导体装置中的非易失性存储器的数据结构的一个示例的视图。图17是示出根据本专利技术的第三实施例的半导体装置中的非易失性存储器的另一数据结构的一个示例的视图。图18是示出作为图17的比较例的非易失性存储器的数据结构的一个示例的视图。图19是示出根据本专利技术的第四实施例的半导体装置的结构示例的示意图。图20是示出作为本专利技术的比较例而检查的半导体装置的结构示例的示意图。具体实施方式在以下实施例中，为了方便起见，在必要时分为多个部分或实施例进行描述，但是这些部分或实施例并非彼此不相关而是彼此相关，使得一个部分或实施例覆盖另一个部分或实施例的修改示例、细节、补充解释等中的一些或全部，除非另有明确规定。此外，在以下的实施例中，当涉及元件的数量(包括单位数、数值、数量、范围等)时，不限于特定数量，而是可以超过或不超过该特定数量，除非另有明确规定以及除非另外原理上明确限于该特定数量。此外，在以下的实施例中，不言而喻，构成元件(包括元件步骤)不一定是必不可少的，除非另有明确规定以及除非另外被认为在原理上明确是必不可少的。同样地，在以下的实施例中，当涉及构成元件的形状及其位置关系时，将包括基本上近似于或类似于所述形状的形状，除非另有明确规定以及除非另外明确认为原理上不是这样。这同样适用于上述数值和范围。在下文中，将基于附图详细描述本专利技术的实施例。在为了描述实施例而描绘的所有附图中，相同的附图标记被分配给具有相同功能的部件，并省略其重复的描述。第一实施例半导体装置的示意性结构(第一实施例)图1是示出根据本专利技术的第一实施例的半导体装置的结构示例的示意图。图1所示的半导体装置DEV由一个半导体芯片形成，并且由微控制器芯片形成，但是没有特别限制。半导体装置DEV包括由CPU代表的用户电路ULG、由闪速存储器代表的非易失性存储器NVM、诊断非易失性存储器NVM的BIST电路BSTC、选择器SEL1和系统控制电路SYSCTL。选择器SEL1从用户电路ULG或BIST电路BSTC中选择地址ADR，并将其输出到非易失性存储器NVM。响应于该地址ADR的输入，从非易失性存储器NVM读取的数据DT被输出到用户电路ULG和BIST电路BSTC。系统控制电路SYSCTL是用于控制包括BIST电路BSTC的整个半导体装置DEV中的引导时间处的各种序列的引导控制器。非易失性存储器NVM存储例如由CPU执行的程序，并且用户电路ULG读本文档来自技高网...

【技术保护点】
一种半导体装置，由一个半导体芯片形成，包括非易失性存储器和用于诊断所述非易失性存储器的内建自测BIST电路，其中所述BIST电路包括读取电路，顺序地产生地址并向所述非易失性存储器顺序地发出包括所产生的地址的读取命令，以及压缩器，根据预定压缩算法将响应于来自所述读取电路的所述读取命令从所述非易失性存储器顺序地读取的数据压缩，并输出签名值作为压缩结果，其中所述非易失性存储器包括以所述读取电路的地址的产生序列作为参考而连续读取的地址形成的第一地址空间，以及在所述第一地址空间之后读取的由单个或多个地址形成的第一预留地址，其中先前计算的第一值固定数据存储在所述第一预留地址中，以及其中当根据所述预定压缩算法、使用预定初始值对存储在所述第一地址空间中的所有数据和所述第一值固定数据进行压缩时，所述第一值固定数据是用于将压缩值收敛到预定的第一固定值的数据。

【技术特征摘要】
2016.09.29 JP 2016-1906301.一种半导体装置，由一个半导体芯片形成，包括非易失性存储器和用于诊断所述非易失性存储器的内建自测BIST电路，其中所述BIST电路包括读取电路，顺序地产生地址并向所述非易失性存储器顺序地发出包括所产生的地址的读取命令，以及压缩器，根据预定压缩算法将响应于来自所述读取电路的所述读取命令从所述非易失性存储器顺序地读取的数据压缩，并输出签名值作为压缩结果，其中所述非易失性存储器包括以所述读取电路的地址的产生序列作为参考而连续读取的地址形成的第一地址空间，以及在所述第一地址空间之后读取的由单个或多个地址形成的第一预留地址，其中先前计算的第一值固定数据存储在所述第一预留地址中，以及其中当根据所述预定压缩算法、使用预定初始值对存储在所述第一地址空间中的所有数据和所述第一值固定数据进行压缩时，所述第一值固定数据是用于将压缩值收敛到预定的第一固定值的数据。2.根据权利要求1所述的装置，其中所述BIST电路还包括判断电路，所述判断电路判断所述第一固定值与所述签名值是否一致。3.根据权利要求1所述的装置，其中所述非易失性存储器还包括在所述第一预留地址之后读取的第二地址空间，其中通过根据所述预定压缩算法、用所述第一固定值作为初始值将存储在所述第二地址空间中的所有数据压缩获得的压缩值存储在作为包括在所述第一地址空间中的地址之一的期望值地址中，以及其中通过反映所述期望值地址中的数据来计算所述第一值固定数据。4.根据权利要求3所述的装置，其中所述期望值地址是在所述第一个地址空间中最后读取的地址。5.根据权利要求3所述的装置，其中所述BIST电路还包括判断电路，所述判断电路判断存储在所述期望值地址中的数据与所述签名值是否一致。6.根据权利要求5所述的装置，其中所述BIST电路还包括期望值地址读取电路，向所述非易失性存储器发出包括所述期望值地址的读取命令，以及期望值寄存器，保持响应于所述期望值地址读取电路的所述读取命令从所述期望值地址读取的数据，其中所述期望值地址取决于用户的请求被设置为可变的，以及其中所述判断电路判断存储在所述期望值寄存器中的数据与所述签名值是否一致。7.根据权利要求1所述的装置，其中所述非易失性存储器包括所述第一地址空间和所述第一预留地址的多组组合，其中在前一组的第一预留地址之后读取后一组的第一地址空间，以及其中通过将以上述前一组为目标确定的第一固定值设置为所述预定初始值来计算存储在上述后一组的第一预留地址中的第一值固定数据。8.根据权利要求7所述的装置，其中所述BIST电路还包括判断电路，所述判断电路判断以最后一组为目标确定的第一固定值与所述签名值是否一致。9.根据权利要求7所述的装置，其中所述非易失性存储器还包括在最后一组的第一预留地址之后读取的期望值地址、在所述期望值地址之后读取的第二预留地址以及在所述第二预留地址之后读取的第二地址空间，其中所述期望值地址存储通过根据预定压缩算法、用第二固定值作为初始值将存储在所述第二地址空间中的所有数据压缩而获得的压缩值，其中，所述第二预留地址存储先前计算的第二值固定数据，以及其中当根据预定压缩算法、用以最后一组为目标确定的第一固定值作为初始值来压缩存储在所述期望值地址中的数据和所述第二值固定数据时，所述第二值固定数据是用于将所述压缩值收敛到所述第二固定值的数据。10.根据权利要求9所述的装置，其中所述BIST电路还包括判断电路，所述判断电路判断存储在所述期望值地址...

【专利技术属性】
技术研发人员：前田洋一，前野秀史，松岛润，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP