非易失性半导体存储装置制造方法及图纸

本发明专利技术提供一种非易失性半导体存储装置，包括：存储器阵列，包含存储垫(MAT‑0、MAT‑1)；页面缓冲器(170‑0)，保持从存储垫(MAT‑0)读出的数据；页面缓冲器(170‑1)，保持从存储垫(MAT‑1)读出的数据；ECC电路(140)，进行数据的错误检测与纠正；输出缓冲器(110)，输出数据；以及转发控制部，控制页面缓冲器(170‑0)、页面缓冲器(170‑1)、ECC电路(140)、输出缓冲器(110)间的数据转发。在存储垫(MAT‑0)受到选择时，转发控制部将由页面缓冲器(170‑0)所保持的数据转发至存储垫(MAT‑1)的页面缓冲器(170‑1)。

Nonvolatile semiconductor storage device

【技术实现步骤摘要】
非易失性半导体存储装置
本专利技术涉及一种非易失性半导体存储装置，尤其涉及一种搭载有芯片级(onchip)错误检测纠正(ErrorCheckingCorrection，ECC)功能的与非(NAND)型快闪存储器(flashmemory)的读出方法。
技术介绍
目前在存储器芯片上，是利用冗余方案在表观上修复制造工序中产生的存储元件的物理缺陷。而且，除了借助冗余存储器的物理修复以外，作为软错误对策，还有错误检测纠正电路。专利文献1的NAND型快闪存储器中，高速缓冲寄存器由两个部分构成，在从其中一个高速缓冲寄存器输出数据的同时，进行另一个高速缓冲寄存器的数据的错误纠正码运算，由此，从输出中去除错误纠正码运算的延迟，从而可实现高速读出。现有技术文献专利文献专利文献1：日本专利特开2013-235642号公报专利技术所要解决的问题图1是表示现有的搭载芯片级ECC功能的NAND型快闪存储器的概略结构的图。快闪存储器可根据来自外部的命令等来进行数据的读出、数据的编程、数据的擦除。而且，作为串行接口(serialinterface)功能，可响应外部的串行时钟(serialclock)信号SCK，而从本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，其特征在于,包括：存储器阵列，至少包含第1存储平面及第2存储平面；读出部件，能够从所述第1存储平面或所述第2存储平面读出数据；第1数据保持部件，能够保持从所述第1存储平面读出的数据；第2数据保持部件，能够保持从所述第2存储平面读出的数据；错误检测纠正部件，进行数据的错误检测与纠正；输出部件，输出数据；以及转发控制部件，在所述第1数据保持部件、所述第2数据保持部件、所述错误检测纠正部件及所述输出部件之间控制数据的转发，所述转发控制部件在所述第1存储平面受到选择时，将由所述第1数据保持部件所保持的数据转发至非选择的所述第2存储平面的所述第2数据保持部件。

【技术特征摘要】
2016.09.15 JP 2016-1800831.一种非易失性半导体存储装置，其特征在于,包括：存储器阵列，至少包含第1存储平面及第2存储平面；读出部件，能够从所述第1存储平面或所述第2存储平面读出数据；第1数据保持部件，能够保持从所述第1存储平面读出的数据；第2数据保持部件，能够保持从所述第2存储平面读出的数据；错误检测纠正部件，进行数据的错误检测与纠正；输出部件，输出数据；以及转发控制部件，在所述第1数据保持部件、所述第2数据保持部件、所述错误检测纠正部件及所述输出部件之间控制数据的转发，所述转发控制部件在所述第1存储平面受到选择时，将由所述第1数据保持部件所保持的数据转发至非选择的所述第2存储平面的所述第2数据保持部件。2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述转发控制部件在所述第2存储平面受到选择时，将由所述第2数据保持部件所保持的数据转发至非选择的所述第1存储平面的所述第1数据保持部件。3.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述转发控制部件在所述第1存储平面受到选择时，将由所述第1数据保持部件所保持的数据转发至所述第2数据保持部件，并且转发至所述错误检测纠正部件。4.根据权利要求3所述的非易失性半导体存储装置，其特征在于，所述转发控制部件在所述第2存储平面受到选择时，将由所述第2数据保持部件所保持的数据转发至所述第1数据保持部件，并且转发至所述错误检测纠正部件。5.根据权利要求1至4中任一项所述的非易失性半导体存储装置，其特征在于，所述转发控制部件在所述第1存储平面受到选择时，将由所述第2数据保持部件所保持的经所述错误检测纠正部件处理的数据转发至所述输出部件。6.根据权利要求1至4中任...

【专利技术属性】
技术研发人员：须藤直昭，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾,71