一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法技术

一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法，属于半导体功率器件领域。本发明专利技术克服了传统结构中N型电荷存储层的不利影响，获得更加优异的耐压性能，相比传统方式而言，解决了采用加深沟槽栅深度和减小元胞宽度致使器件的开关性能、导通压降和开关损耗折中特性以及可靠性受损的问题。本发明专利技术通过在P型体区上引入串联二极管结构，使得MOSFET的沟道电压拑位在很小的值，从而减小了器件饱和电流密度，改善了器件的短路安全工作区；通过在沟槽栅结构中引入分裂电极和分裂电极介质层，在保证了器件阈值电压和开关速度的同时提高了器件开关性能；浮空P型体区改善了器件正向导通压降与开关损耗的折中特性。另外，本发明专利技术提出CSTBT器件的制作工艺与传统制作工艺兼容。

【技术实现步骤摘要】
一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法
本专利技术属于半导体功率器件
，特别涉及一种绝缘栅双极型晶体管(IGBT)，具体涉及一种沟槽栅电荷储存型绝缘栅双极型晶体管(CSTBT)。
技术介绍
绝缘栅双极型晶体管(IGBT)作为现代电力电子电路中的核心电子元器件之一，被广泛应用于交通、通信、家用电器及航空航天等各个领域。绝缘栅双极型晶体管(IGBT)是一种绝缘型场效应管(MOSFET)和双极结型晶体管(BJT)复合而成的新型电力电子器件，可等效为双极结型晶体管驱动的MOSFET。IGBT混合了MOSFET结构和双极结型晶体管的工作机理，既具有MOSFET易于驱动、输入阻抗低、开关速度快的优点，又具有BJT通态电流密度大、导通压降低、损耗小、稳定性好的优点，因而，IGBT的运用改善了电力电子系统的性能。从IGBT专利技术以来，人们一直致力于改善IGBT的性能，经过二十几年的发展，相继提出了七代IGBT器件结构来不断提升器件的性能。第七代IGBT结构——沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)是通过在P型基区下方引入具有较高掺杂浓度和一定厚度的N型电荷存储层来在P型基区下方引入空穴势垒，使得器件靠近发射极端的空穴浓度大大提升，而根据电中性要求将大大增加此处电子浓度，以此改善整个N-漂移区的载流子浓度分布，增强N-漂移区的电导调制效应，使IGBT获得了更低的正向导通压降以及更优的正向导通压降与关断损耗的折中关系。随着N型电荷存储层掺杂浓度越高，CSTBT电导调制效应改善越大，器件的正向导通特性也就越好。然而，随着N型电荷存储层掺杂浓度的不断提高，会造成CSTBT器件击穿电压显著降低。如图1所示的传统CSTBT器件结构中，为了有效屏蔽N型电荷存储层的不利影响，获得更高的器件耐压，主要采用如下两种方式：(1).深的沟槽栅深度，通常使沟槽栅的深度大于N型电荷存储层的结深；(2).小的元胞宽度，即提高MOS结构沟道密度使沟槽栅间距尽可能小；方式(1)实施的同时会增加栅极-发射极电容和栅极-集电极电容，而IGBT的开关过程本质上就是对栅极电容进行充/放电的过程，故此，栅极电容的增加会使得充/放电时间增长，进而造成开关速度降低。因而，深的沟槽栅深度将会降低器件开关速度、增大器件开关损耗，影响到器件导通压降和开关损耗的折中特性；而方式(2)的实施一方面将增大器件的栅极电容，导致器件开关速度降低、开关损耗增大，影响器件导通压降与开关损耗的折中特性，另一方面大的沟道密度还将增加器件的饱和电流密度，使器件短路安全工作区变差。另外，沟槽栅结构中的栅氧化层是通过一次热氧化在沟槽中形成，为了保证一定的阈值电压，因此要求整个栅氧化层的厚度均较小，然而MOS电容大小与氧化层的厚度成反比，这就使得传统CSTBT器件中薄的栅氧化层厚度会显著增加器件的栅极电容，同时沟槽底部的电场集中效应将降低器件的击穿电压，造成器件的可靠性较差。
技术实现思路
本专利技术所要解决的技术问题在于：提供一种综合性能优异的沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法，通过合理优化器件结构，减小了器件的饱和电流密度，改善了器件短路安全工作区；改善了沟槽底部电场集中效应，提高了器件击穿电压；减小了器件的栅极电容，提高器件了开关速度，降低了开关损耗；避免了开启动态过程中的电流、电压振荡和EMI问题，提高了器件的可靠性；进一步提高了器件发射极端的载流子增强效应，改善了整个N-漂移区的载流子浓度分布以及正向导通压降与开关损耗的折中。并且制造方法与现有CSTBT器件的制造工艺兼容。为了解决上述技术问题，本专利技术提出的技术方案具体如下：技术方案一：一方面，本专利技术提出一种沟槽栅电荷储存型绝缘栅双极型晶体管，其元胞结构包括：P型集电区12、位于P型集电区12背面的集电极金属13、位于P型集电区12正面的N型电场阻止层11和位于N型电场阻止层11上方的N型漂移区10；N型漂移区10中具有N+发射区3、P+发射区4、P型基区5、N型电荷存储层6、P型体区71和沟槽栅结构；沟槽栅结构沿器件垂直方向部分穿入N型漂移区10；P型体区71位于沟槽栅结构的一侧，P型基区5位于沟槽栅结构的另一侧，且P型体区71的结深大于P型基区5的结深；P型基区5的顶层具有相互接触的N+发射区3和P+发射区4，N+发射区3和P+发射区4并排设置且与上方的第一发射极金属101相连，N型电荷存储层6位于P型基区5和N型漂移区10之间，所述沟槽栅结构包括：栅电极81、第一栅介质层83和第二栅介质层84，栅电极81与N+发射区3、P型基区5和N型电荷存储层6通过第二栅介质层84相隔离，栅电极81与上方第一发射极金属101之间通过第二介质层1402隔离，其特征在于：栅电极81的深度大于P型基区5且小于N型电荷存储层6的结深；所述沟槽栅结构还包括：分裂电极82、第一分裂电极介质层85和第二分裂电极介质层86；分裂电极82与上方第一发射极金属101相连，分裂电极82呈“L”型且半包围栅电极81设置，分裂电极82与栅电极81通过第一栅介质层83相隔离，分裂电极82的深度大于栅电极81的深度；分裂电极82与N型漂移区10通过第一分裂电极介质层85相隔离，并且分裂电极82的深度大于N型电荷存储层6的结深；分裂电极82与P型体区71通过第二分裂电极介质层86相隔离；所述P型体区71上方还具有与第一发射极金属101相连的串联二极管结构2，部分串联二极管结构2与P型体区71之间通过第一介质层1401相隔离。进一步的是，本专利技术中P型体区71的结深大于N型电荷存储层6的结深，并且P型体区71的底部横向延伸包围沟槽栅结构底部形成P型层。进一步的是，本专利技术中串联二极管结构采用PN结二极管、肖特基二极管或者齐纳二极管结构。采用PN结二极管和肖特基二极管结构时，二极管的阳极/阴极连接方式相同，具体详见实施例，并且串联的二极管结构个数可以是1个、2个或者更多；采用齐纳二极管结构时，二极管的阳极/阴极连接方式与PN结二极管和肖特基二极管这两种二极管结构的连接方式相反，并且通常采用一个齐纳二极管结构就足够了。根据本专利技术具体实施例，本专利技术中串联二极管结构包括第一P型掺杂区21、第一N型掺杂区22、第二N型掺杂区23和第二P型掺杂区24；其中：第一P型掺杂区21与P型体区71接触，第一N型掺杂区22、第二N型掺杂区23和第二P型掺杂区24与P型体区71之间通过第一介质层1401相隔离；第一P型掺杂区21与第一N型掺杂区22相邻且接触形成第一PN结二极管，所述第二N型掺杂区23和第二P型掺杂区24相邻且接触形成第二PN结二极管，第一PN结二极管和第二PN结二极管之间通过浮空金属层15相连。进一步的是，本专利技术中第一栅介质层83、第二栅介质层84、第一分裂电极介质层85和第二分裂电极介质层86的厚度可以相同也可以不同。进一步的是，本专利技术中沟槽栅结构的深度小于或者等于P型体区的结深。进一步的是，本专利技术中沟槽发射极结构(9)的深度小于或者等于P型体区的结深。进一步的是，本专利技术中漂移区结构为NPT结构或FS结构。进一步的是，本专利技术中IGBT器件的半导体材料采用Si、SiC、GaAs或者GaN，沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部本文档来自技高网...

【技术保护点】
一种沟槽栅电荷储存型绝缘栅双极型晶体管，其元胞结构包括：P型集电区(12)、位于P型集电区(12)背面的集电极金属(13)、位于P型集电区(12)正面的N型电场阻止层(11)和位于N型电场阻止层(11)上方的N型漂移区(10)；N型漂移区(10)中具有N+发射区(3)、P+发射区(4)、P型基区(5)、N型电荷存储层(6)、P型体区(71)和沟槽栅结构；沟槽栅结构沿垂直方向部分穿入N型漂移区(10)；P型体区(71)位于沟槽栅结构的一侧，P型基区(5)位于沟槽栅结构的另一侧，且P型体区(71)的结深大于P型基区(5)的结深；P型基区(5)的顶层具有相互接触的N+发射区(3)和P+发射区(4)，N+发射区(3)和P+发射区(4)并排设置且与上方的第一发射极金属(101)相连，N型电荷存储层(6)位于P型基区(5)和N型漂移区(10)之间，N型电荷存储层(6)的结深小于P型体区(71)的结深；所述沟槽栅结构包括：栅电极(81)和第一栅介质层(83)和第二栅介质层(84)，栅电极(81)与N+发射区(3)、P型基区(5)和N型电荷存储层(6)通过第二栅介质层(84)相隔离，栅电极(81)与上方第一发射极金属(101)之间通过第二介质层(1402)隔离，其特征在于：栅电极(81)的深度大于P型基区(5)且小于N型电荷存储层(6)的结深；所述沟槽栅结构还包括：分裂电极(82)、第一分裂电极介质层(85)和第二分裂电极介质层(86)；分裂电极(82)与上方第一发射极金属(101)相连，分裂电极(82)与栅电极(81)通过第一栅介质层(83)相隔离且其深度大于栅电极(81)的深度；分裂电极(82)呈“L”型且半包围栅电极(81)设置，分裂电极(82)与栅电极(81)通过第一栅介质层(83)相隔离，分裂电极(82)的深度大于栅电极(81)的深度；分裂电极(82)与N型漂移区(10)通过第一分裂电极介质层(85)相隔离，并且分裂电极(82)的深度大于N型电荷存储层(6)的结深；分裂电极(82)与P型体区(71)通过第二分裂电极介质层(86)相隔离；所述P型体区(71)上方还具有与第一发射极金属(101)相连的串联二极管结构(2)，部分串联二极管结构(2)与P型体区(71)之间通过第一介质层(1401)相隔离。...

【技术特征摘要】
1.一种沟槽栅电荷储存型绝缘栅双极型晶体管，其元胞结构包括：P型集电区(12)、位于P型集电区(12)背面的集电极金属(13)、位于P型集电区(12)正面的N型电场阻止层(11)和位于N型电场阻止层(11)上方的N型漂移区(10)；N型漂移区(10)中具有N+发射区(3)、P+发射区(4)、P型基区(5)、N型电荷存储层(6)、P型体区(71)和沟槽栅结构；沟槽栅结构沿垂直方向部分穿入N型漂移区(10)；P型体区(71)位于沟槽栅结构的一侧，P型基区(5)位于沟槽栅结构的另一侧，且P型体区(71)的结深大于P型基区(5)的结深；P型基区(5)的顶层具有相互接触的N+发射区(3)和P+发射区(4)，N+发射区(3)和P+发射区(4)并排设置且与上方的第一发射极金属(101)相连，N型电荷存储层(6)位于P型基区(5)和N型漂移区(10)之间，N型电荷存储层(6)的结深小于P型体区(71)的结深；所述沟槽栅结构包括：栅电极(81)和第一栅介质层(83)和第二栅介质层(84)，栅电极(81)与N+发射区(3)、P型基区(5)和N型电荷存储层(6)通过第二栅介质层(84)相隔离，栅电极(81)与上方第一发射极金属(101)之间通过第二介质层(1402)隔离，其特征在于：栅电极(81)的深度大于P型基区(5)且小于N型电荷存储层(6)的结深；所述沟槽栅结构还包括：分裂电极(82)、第一分裂电极介质层(85)和第二分裂电极介质层(86)；分裂电极(82)与上方第一发射极金属(101)相连，分裂电极(82)与栅电极(81)通过第一栅介质层(83)相隔离且其深度大于栅电极(81)的深度；分裂电极(82)呈“L”型且半包围栅电极(81)设置，分裂电极(82)与栅电极(81)通过第一栅介质层(83)相隔离，分裂电极(82)的深度大于栅电极(81)的深度；分裂电极(82)与N型漂移区(10)通过第一分裂电极介质层(85)相隔离，并且分裂电极(82)的深度大于N型电荷存储层(6)的结深；分裂电极(82)与P型体区(71)通过第二分裂电极介质层(86)相隔离；所述P型体区(71)上方还具有与第一发射极金属(101)相连的串联二极管结构(2)，部分串联二极管结构(2)与P型体区(71)之间通过第一介质层(1401)相隔离。2.一种沟槽栅电荷储存型绝缘栅双极型晶体管，其元胞结构包括：P型集电区(12)、位于P型集电区(12)背面的集电极金属(13)、位于P型集电区(12)正面的N型电场阻止层(11)和位于N型电场阻止层(11)上方的N型漂移区(10)；N型漂移区(10)中具有N+发射区(3)、P+发射区(4)、P型基区(5)、N型电荷存储层(6)、P型体区(71)和沟槽栅结构；沟槽栅结构沿垂直方向部分穿入N型漂移区(10)；P型体区(71)位于沟槽栅结构的一侧，P型基区(5)位于沟槽栅结构的另一侧，且P型体区(71)的结深大于P型基区(5)的结深；P型基区(5)的顶层具有相互接触的N+发射区(3)和P+发射区(4)，N+发射区(3)和P+发射区(4)并排设置且与上方的第一发射极金属(101)相连，N型电荷存储层(6)位于P型基区(5)和N型漂移区(10)之间，所述沟槽栅结构包括：栅电极(81)、第一栅介质层(83)和第二栅介质层(84)，栅电极(81)与N+发射区(3)、P型基区(5)和N型电荷存储层(6)通过第二栅介质层(84)相隔离，栅电极(81)与上方第一发射极金属(101)之间通过第二介质层(1402)隔离，其特征在于：栅电极(81)的深度大于P型基区(5)且小于N型电荷存储层(6)的结深；所述沟槽栅结构还包括：分裂电极(82)、第一分裂电极介质层(85)和第二分裂电极介质层(86)；分裂电极(82)与上方第一发射极金属(101)相连，分裂电极(82)与栅电极(81)通过第一栅介质层(83)相隔离且其深度大于栅电极(81)的深度；分裂电极(82)呈“L”型且半包围栅电极(81)设置，分裂电极(82)与栅电极(81)通过第一栅介质层(83)相隔离，分裂电极(82)的深度大于栅电极(81)的深度；分裂电极(82)与N型漂移区(10)通过第一分裂电极介质层(85)相隔离，并且分裂电极(82)的深度大于N型电荷存储层(6)的结深；分裂电极(82)与P型体区(71)通过第二分裂电极介质层(86)相隔离；所述N型漂移区(10)的顶层中还具有通过沟槽发射极结构(9)与P型体区(71)相隔离的浮空P型体区(72)，浮空P型体区(72)的结深大于N型电荷存储层(6)的结深；位于沟槽发射极结构(9)与沟槽栅结构之间的P型体区(71)上方具有与第一发射极金属(101)相连的串联二极管结构(2)，部分串联二极管结构(2)与P型体区(71)之间通过第一介质层(1401)相隔离；沟槽发射极结构(9)沿垂直方向穿入P型体区(71)中，所述沟槽发射极结构(9)包括：沟槽发射极介质层(91)和沟槽发射极(92)，所述沟槽发射极(92)的侧面和底面均被沟槽发射极介质层(91)包围；所述沟槽发射极(92)上方具有与之相连的第二金属发射极(102)，所述浮空P型体区(72)上方具有与之相连的第三介质层(1403)，所述第三介质层(1403)与所述第二金属发射极(102)相连接，所述第二金属发射极(102)与所述串联二极管结构(2)通过第四介质层(1404)相隔离。3.根据权利要求1所述的一种沟槽栅电荷...

【专利技术属性】
技术研发人员：张金平，赵倩，刘竞秀，李泽宏，任敏，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51