形成高k接触衬垫以改善有效贯孔间隔距离的方法技术

本发明专利技术涉及形成高k接触衬垫以改善有效贯孔间隔距离的方法及其产生的装置，其中，一种方法包括形成位在第一介电层中的第一与第二接触开口。至少第一接触开口与衬垫层至少部分排齐。第一传导特征是在第一接触开口中形成，并且第二传导特征是在第二接触开口中形成。移除与第一介电层的顶端表面相邻的衬垫层的一部分以界定凹口。在第一介电层上面及凹口中形成阻障层。该阻障层具有比该第一介电层的第二介电常数更大的第一介电常数。在该阻障层上面形成第二介电层。形成嵌埋于该第二介电层中并且接触该第二传导特征的第三传导特征。

The method of forming high K contact liner to improve the interval distance of effective intersecting hole and its device

The invention relates to a method for forming a high K contact liner to improve effective hole spacing, and a device therefor, wherein one method comprises forming a first and second contact openings in the first dielectric layer. At least the first contact openings and the pad layer is at least partially aligned. The first conduction characteristic is formed in the first contact opening, and the second conduction characteristic is formed in the second contact opening. A part of the pad layer adjacent to the top surface of the first dielectric layer is removed to define the concave. The barrier layer is formed on the first dielectric layer and in the concave mouth. The barrier layer has a first dielectric constant larger than the second dielectric constant of the first dielectric layer. The second dielectric layer is formed on the barrier layer. The formation of the third conduction characteristics embedded in the second dielectric layer and contacting the second conduction characteristics.

【技术实现步骤摘要】
形成高k接触衬垫以改善有效贯孔间隔距离的方法及其产生的装置
本专利技术大体上关于集成电路的制作，并且更尤指形成高k接触衬垫以改善有效贯孔间隔距离的各种方法及其产生的装置。
技术介绍
在诸如微处理器、存储装置及类似者等现代集成电路中，有限芯片面积上提供非常大量的电路元件，特别是晶体管。晶体管有各种形状及形式，例如平面型晶体管、鳍式场效晶体管、纳米线装置等。此等晶体管一般是NMOS(NFET)或PMOS(PFET)型装置，其中“N”及“P”名称是基于产生装置的源极/漏极区所用的掺质类型。所谓的CMOS(互补式金属氧化物半导体)技术或产品是指使用NMOS及PMOS晶体管装置所制造的集成电路产品。不论晶体管装置是何种实体组态，各装置皆包含漏极与源极区、以及置于源极/漏极区之间及上面的栅极电极结构。对栅极电极施加适度控制电压时，在漏极区与源极区之间便形成导电通道区。在一些应用中，就FinFET装置形成鳍片，使得鳍片与衬底垂直隔开并且位在其上面，鳍片与衬底之间安置有隔离材料。图1A是制作期间中间制点于半导体材料15上面形成的说明性现有技术FinFET半导体装置10的一透视图。在这项实施例中，FinFET装置10包括三个说明性鳍片20、诸鳍片20之间的沟槽中所形成的隔离区25、鳍片20上面所形成的栅极结构30、栅极结构30的侧壁上所形成的侧壁间隔物35、以及栅极结构30的顶端表面上所形成的栅极覆盖层40。鳍片20具有三维组态：高度、宽度及轴向长度。鳍片20的由栅极结构30所包覆的部分是FinFET装置10的通道区，而鳍片20的侧向安置于间隔物35外侧的部分是FinFET装置10的源极/漏极区的部分。虽然未绘示，鳍片20位在源极/漏极区中的部分可在合并或未合并条件下具有形成于其上的附加外延半导体材料。图1B是说明性集成电路产品100的截面图，其包括形成于半导体衬底110中及上面的晶体管装置105。在所示实施例中，晶体管装置105包括说明性栅极结构(即栅极绝缘层115及栅极电极120)、栅极覆盖层125、侧壁间隔物130及简单绘示的源极/漏极区135。虽然所示为平面型装置，本论述亦适用于FinFET装置，诸如图1A的装置10。于图1B所示的制作点，已在产品100上面形成绝缘材料层135、140，即层间介电材料。附图中未绘示诸如接触蚀刻终止层及类似者的其它材料层。源极/漏极接触结构140连接至源极/漏极区135，称为「CA」接触部，并且栅极接触结构145连接至栅极电极120，称为「CB」接触部。亦绘示于图1B中的是产品100的多阶金属化系统的第一金属化层，即所谓的M1层，其形成于绝缘材料层140中，例如：低k绝缘材料。提供多个传导贯孔，即所谓的V0贯孔150，用以在装置阶接触部(CA接触部140及CB接触部145)与M1层之间建立电连接。M1层一般包括多条视需要跨布产品100布线的金属线155。为了防止介电崩溃以及所产生的介于CA接触部140与CB接触部145之间的短路，在两者之间提供充分的介电材料厚度，称为最小介电距离。此介电间隔距离是以箭号160来表示。然而，由于形成贯孔150时固有的错准，介于贯孔150与CB接触部145之间的距离可小于距离160，如间隔距离165所示。若要因应对准变异，产品100设计成使得距离165大于最坏情况错准条件下的最小介电距离。结果是，产品100的设计中介于CA接触部140与CB接触部145之间的距离增加，导致图型密度降低。本专利技术是针对可避免，或至少降低以上所指认问题中一或多者的效应的各种方法及产生的装置。
技术实现思路
下文介绍本主题的简化概要，以便对其某些态样有基本的了解。本概要不是本主题的详尽概述。目的不在于辨别本主题的主要或关键元件，或叙述本主题的范畴。目的仅在于以简化形式介绍一些概念，作为下文更详细说明的引言。大体上，本专利技术针对形成高k接触衬垫以改善有效贯孔间隔距离的各种方法及其产生的装置。此外，一种说明性方法包括形成位在第一介电层中的第一与第二接触开口。至少第一接触开口与衬垫层至少部分排齐。第一传导特征是在第一接触开口中形成，并且第二传导特征是在第二接触开口中形成。移除与第一介电层的顶端表面相邻的衬垫层的一部分以界定凹口。在第一介电层上面及凹口中形成阻障层。该阻障层具有比该第一介电层的第二介电常数更大的第一介电常数。在该阻障层上面形成第二介电层。形成嵌埋于该第二介电层中并且接触该第二传导特征的第三传导特征。此外，另一说明性方法包括形成位在鳍片上面的第一、第二及第三栅极结构。形成介于该第一与第二栅极结构之间的牺牲接触部。形成位在该牺牲接触部上面的衬垫层。形成位在该衬垫层及该牺牲接触部上面的第一介电层。移除该牺牲接触部以界定位在该第一介电层中使该鳍片的第一源极与漏极区曝露的第一接触开口。该接触开口通过该衬垫层至少部分排齐。形成位在该第一介电层中的第二接触开口以使该第三栅极结构的一部分曝露。形成位在该第一与第二接触开口中的传导材料以界定位在该第一接触开口中的第一传导特征以及位在该第二接触开口中的第二传导特征。移除与第一介电层的顶端表面相邻而置的衬垫层的一部分以界定凹口。在第一介电层上面及凹口中形成阻障层。该阻障层具有比该第一介电层的第二介电常数更大的第一介电常数。在该阻障层上面形成第二介电层。形成嵌埋于该第二介电层中并且接触该第二传导特征的第三传导特征。此外，一种说明性装置包括嵌埋于第一介电层中的第一传导特征。介电质衬垫层布置于该第一传导特征的第一侧壁部分与该第一介电层之间。第二传导特征嵌埋于与该第一传导特征相邻的该第一介电层中。阻障层布置于该第一介电层的顶端表面上以及与该第一传导特征的第二侧壁部分相邻而界定的第一凹口中。该第一凹口与该第一介电层的该顶端表面相邻而置，并且该阻障层具有比该第一介电层的第二介电常数更大的第一介电常数。第二介电层布置于该阻障层上面。第三传导特征嵌埋于该第二介电层中并且接触该第二传导特征。附图说明本专利技术可搭配附图参照以下说明来了解，其中相似的附图标记表示相似的元件，并且其中：图1A至1B是现有技术半导体产品的一说明性具体实施例的视图；以及图2A至2L绘示用于形成高k接触衬垫以改善有效贯孔间隔距离所揭示的一种说明性方法及其产生的装置。尽管本文所揭示的主题易受各种修改和替代形式所影响，其特定具体实施例仍已通过附图中的实施例予以表示并且在本文中予以详述。然而，应了解的是，本文中特定具体实施例的说明用意不在于将本专利技术限制于所揭示的特定形式，相反地，如随附权利要求所界定，用意在于涵盖落于本专利技术的精神及范畴内的所有修改、等同物及替代方案。具体实施方式下面说明本专利技术的各项说明性具体实施例。为了澄清，本说明书中并未说明实际实作态样的所有特征。当然，将会领会的是，在开发任何此实际具体实施例时，必须做出许多实作态样特定决策才能达到开发者的特定目的，例如符合系统有关及业务有关的限制条件，这些限制条件会随实作态样不同而变。此外，将了解的是，此一开发努力可能复杂且耗时，虽然如此，仍会是受益于本专利技术的本领域技术人员的例行工作。本主题现将参照附图来说明。各种结构、系统及装置在附图中只是为了阐释而绘示，为的是不要因本领域技术人员众所周知的细节而混淆本专利技术。虽然如此，仍将附图包括进来以本文档来自技高网...

【技术保护点】
一种方法，包含：形成位在第一介电层中的第一接触开口与第二接触开口，其中至少该第一接触开口与衬垫层至少部分排齐；形成位在该第一接触开口中的第一传导特征以及位在该第二接触开口中的第二传导特征；移除该衬垫层与该第一介电层的顶端表面相邻的一部分以界定凹口；形成位在该第一介电层上面且位在该凹口中的阻障层，该阻障层具有比该第一介电层的第二介电常数更大的第一介电常数；形成位在该阻障层上面的第二介电层；以及形成嵌埋于该第二介电层中并且接触该第二传导特征的第三传导特征。

【技术特征摘要】
2016.08.05 US 15/229,2921.一种方法，包含：形成位在第一介电层中的第一接触开口与第二接触开口，其中至少该第一接触开口与衬垫层至少部分排齐；形成位在该第一接触开口中的第一传导特征以及位在该第二接触开口中的第二传导特征；移除该衬垫层与该第一介电层的顶端表面相邻的一部分以界定凹口；形成位在该第一介电层上面且位在该凹口中的阻障层，该阻障层具有比该第一介电层的第二介电常数更大的第一介电常数；形成位在该阻障层上面的第二介电层；以及形成嵌埋于该第二介电层中并且接触该第二传导特征的第三传导特征。2.如权利要求1所述的方法，其中该阻障层包含氮化铝。3.如权利要求2所述的方法，其中该第一介电层包含低k介电层。4.如权利要求1所述的方法，其中该衬垫层包含二氧化硅。5.如权利要求1所述的方法，其中至少该第一接触开口的第一部分及该第二接触开口的第二部分与该衬垫层排齐，在该第一接触开口中界定该凹口的第一部分，并且在该第二接触开口中界定该凹口的第二部分。6.如权利要求1所述的方法，更包含形成位在鳍片上面的多个栅极结构，其中该第一传导结构接触布置于该多个栅极结构其中两个相邻者之间的该鳍片的第一源极与漏极区，并且该第二传导结构接触该多个栅极结构其中一者。7.如权利要求6所述的方法，其中该第二接触开口也使该鳍片的第二源极与漏极区曝露，并且该第二传导特征接触该第二源极与漏极区以及该多个栅极结构其中该一者。8.如权利要求6所述的方法，更包含：形成介于该多个栅极结构其中该两个相邻者之间的牺牲接触部；形成位在该牺牲接触部上面的该衬垫层；以及形成位在该衬垫层及该牺牲接触部上面的该第一介电层。9.如权利要求8所述的方法，其中该牺牲接触部具有布置于其顶端表面上的硬掩膜层，并且该方法更包含：平坦化该第一介电层以使该硬掩膜层曝露；以及移除该硬掩膜层以使该牺牲接触部曝露。10.一种方法，包含：形成位在鳍片上面的第一栅极结构、第二栅极结构及第三栅极结构；形成介于该第一栅极结构与该第二栅极结构之间的牺牲接触部；形成位在该牺牲接触部上面的衬垫层；形成位在该衬垫层及该牺牲接触部上面的第一介电层；移除该牺牲接触部以界定位在该第一介电层中使该鳍片的第一源极与漏极区曝露的第一接触开口，该接触开口通过该衬垫层来至少部分排齐；形成位在该第一介电层中的第二接触开口以使该第三栅极结构的一部分曝露；形成位在该第一接触开口与该第二接触开口中...

【专利技术属性】
技术研发人员：古拉密·波奇，安迪·C·韦，杰森·E·史蒂芬斯，D·M·佩尔马纳，J·瓦苏德万，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛,KY