泛用型导线架制造技术

一种泛用型导线架，包括多条彼此纵横间隔交错的外框条，及多个成阵列排列的导线架单元，每一个导线架单元包含一芯片设置区、多条引脚，及一成形胶层。特别的是，该芯片设置区具有一底部、一由该底部的部份表面向上延伸的座部，及多个由该底部向上延伸的柱部，具有一第一成形胶部、一第二成形胶部，及一第三成形胶部，该成形胶层具有填置于所述柱部的间隙的第一成形胶部、一环围所述柱部及该第一成形胶部的第二成形胶部，及填置于所述引脚及所述引脚与该芯片设置区间的间隙的第三成形胶部，且该第二成形胶部的该第二表面与该第一成形胶部的该第一表面不等高。

Universal traverse frame

A universal traverse rack includes a plurality of external frame bars which are crisscross and crisscross, and a plurality of conductor rack units arranged in array. Each traverse unit comprises a chip set area, multiple pins and a forming glue layer. In particular, the chip set area has a bottom, a part of the surface of the bottom of the seat to extend, and more from the bottom to the column extending upward, with a first part and a second forming gel forming rubber part, and a third forming glue, glue, forming the first part the gap forming adhesive has disposed in the column fill the one that surrounds the column part and the first part of the second forming rubber forming glue, and fill in the gap in the pin and the pin and the chip set interval third forming adhesive, the second surface and the second rubber forming Department of the first Department of plastic forming the first surface of unequal height.

【技术实现步骤摘要】
泛用型导线架
本技术涉及一种导线架，特别是涉及一种预成形的泛用型导线架。
技术介绍
参阅图1，图1是一般常见的四方扁平无外引脚(QFN)导线架，包括一框座11、一芯片座12、一自该芯片座12的四个角落延伸并与该框座11连接的支撑条13，及多条自该框座11朝向该芯片座12延伸的引脚14，其中该框座11与该芯片座12成一间隙间隔，且所述引脚14也与该芯片座12不相接触。参阅图2，图2是沿图1的2-2割面线说明。当利用图1所示的该QFN导线架进行芯片封装时，则可将一芯片100设置于该芯片座12上，并藉由导线15与所述引脚14电连接，最后再利用一高分子封装材料(moldingcompound)形成一覆盖所述芯片100及该导线架裸露的表面的封装层16，而得到如图2所示的封装结构。然而，当使用该QFN导线架进行该芯片100封装时，因需同时考虑封装制程的操作性及高分子封装材料(封装层16)与金属(芯片座12)间因为性质不兼容而密着性不佳，所导致的封装组件可靠度(reliability)问题，因此，一般会控制待封装的芯片100的面积与该芯片座12的表面积比值约在0.6至0.8。前述方式虽然可利用控制该芯片座12的面积而减少异质接面，然而，却也造成当需要封装不同尺寸的芯片100，就需重新制作具不同尺寸之芯片座12的QFN导线架，使其可符合前述芯片100与该芯片座12的表面积比值约控制在0.6～0.8的要求。
技术实现思路
本技术的目的在于提供一种可以单一规格适用不同尺寸之芯片封装的泛用型导线架。本技术的该泛用型导线架，包括多条彼此纵横间隔交错的外框条，及多个经由所述外框条所定义出，彼此间隔并成阵列排列的导线架单元，且每一个导线架单元包含一芯片设置区、多条引脚，及一成形胶层。该芯片设置区具有一底部、一由该底部的部份表面向上延伸的座部，及多个由该底部向上延伸的柱部，所述柱部彼此间隔并位于该座部的外围，该底部、座部及所述柱部是由相同的金属材料构成，且该座部及所述柱部分别具有一与该底部反向的顶面。所述引脚由与该座部相同的金属材料构成，所述引脚自所述外框条朝向该芯片设置区延伸，彼此间隔设置且与该芯片设置区成一间隙。该成形胶层由绝缘高分子材料构成，具有一第一成形胶部、一第二成形胶部，及一第三成形胶部，该第一成形胶部填置于该芯片设置区的所述柱部的间隙，该第二成形胶部位于该芯片设置区，并会环围所述柱部及该第一成形胶部，该第三成形胶部填置于所述引脚及所述引脚与该芯片设置区的间隙。其中，该第一成形胶部具有与该底部反向的一第一表面、该第二成形胶部具有与该底部反向的一第二表面，该座部的顶面及所述柱部的顶面与该第一成形胶部的该第一表面共同构成一连续平坦的表面，该第二成形胶部的该第二表面与该第一成形胶部的该第一表面不等高，且该座部、所述柱部的顶面及该第一表面、该第二表面会裸露于外界环境。较佳地，所述泛用型导线架，其中，该第一成形胶部的该第一表面高于该第二成形胶部的该第二表面。较佳地，所述泛用型导线架，其中，该第一成形胶部的该第一表面低于该第二成形胶部的该第二表面。较佳地，所述泛用型导线架，其中，该第三成形胶部具有一第三表面，且该第三表面与该第一表面齐平。较佳地，所述泛用型导线架，还包含至少一位于该芯片设置区与所述引脚间的接地部，该至少一接地部自该底部向上延伸，具有一对外裸露，并位于该第二表面、第三表面间的第四表面。较佳地，所述泛用型导线架，其中，所述外框条是由与所述座部相同的金属材料构成，且与所述导线架单元的底部连接。较佳地，所述泛用型导线架，其中，所述外框条是由高分子材料构成，且与该成形胶层一体连接。本技术的有益的效果在于：利用由座部与柱部配合形成可用于设置芯片的芯片设置区，因此可利用所述柱部将可承载芯片的面积延伸而可用于承载不同尺寸的芯片并降低界面密着性问题，且还利用该第二成形胶部防止封装焊锡溢流的问题。附图说明图1是一俯视示意图，说明传统QFN导线架结构；图2是一剖面示意图，说明利用图1的导线架进行芯片封装的封装结构图3是一俯视示意图，说明本技术泛用型导线架的第一实施例；图4是一剖面示意图，说明沿图3中4-4割面线的剖视结构；图5是一剖面示意图，说明第一实施例中，该第二成形胶部的另一结构态样；及图6是一剖面示意图，说明本技术泛用型导线架的第二实施例。具体实施方式下面结合附图及实施例对本技术进行详细说明。在本技术被详细描述前，应当注意在以下的说明内容中，类似的组件是以相同的编号来表示。参阅图3、4，本新型泛用型导线架是可用于进行半导体芯片封装而形成一封装结构。该泛用型导线架的一第一实施例包含多条由铜、铜系合金或铁镍合金的金属材料构成，呈纵向及横向间隔排列且彼此相交的第一、二外框条21、22，及多个经由所述第一、二外框条21、22所定义出，彼此间隔并成阵列排列的导线架单元3，图3仅显示其中一个导线架单元3。其中，每一个导线架单元3包含一芯片设置区31、多条引脚32，及一成形胶层33。该芯片设置区31，具有一底部311、一由该底部311的部份表面向上延伸的座部312、多个由该底部311向上延伸的柱部313、多条自该底部311的边缘向上延伸，并与所述柱部313成一间隙的接地部314，及自该芯片设置区31的四个角落延伸而与相应的所述第一、二外框条21、22连接的支撑部315。该座部312及所述柱部313分别具有一与该底部311反向的顶面3121、3131，且所述第一、二外框条21、22、底部311、座部312及柱部313是由相同的金属材料构成。所述接地部314概呈长条型，分别具有一对外裸露，并位于所述引脚32与所述柱部313的顶面3131间的表面。所述引脚32由与该座部312相同的金属材料构成，自所述第一、二外框条21、22的其中至少一朝向该芯片设置区31延伸。其中，所述引脚32彼此间隔，与该芯片设置区31呈一间隙并分别具有一与该座部312的顶面3121同向且裸露于外界的顶面321。图3中是以所述引脚32成双排排列为例，然而，要说明的是，所述引脚32也可以是单排排列或是多排(3排或3排以上)排列，并不以此为限。该成形胶层33由绝缘高分子材料，如环氧树脂等构成，具有一第一成形胶部331、一第二成形胶部332，及一第三成形胶部333，且该第一成形胶部331、第二成形胶部332及第三成形胶部333分别具有与该底部311反向的一第一表面3311、一第二表面3321，及一第三表面3331。详细地说，该第一成形胶部331填置于该芯片设置区31的所述柱部313及所述柱部313与座部312间的间隙；该第二成形胶部332位于该于该芯片设置区31外围，环围所述柱部313及该第一成形胶部331，并介于所述接地部314与所述柱部313间；该第三成形胶部333填置于所述引脚32及所述引脚32与该芯片设置区31间的间隙。其中，该座部312的顶面3121及所述柱部313的顶面3131与该第一成形胶部331的该第一表面3311共同构成一连续平坦的表面，该第二成形胶部332的该第二表面3321会高于该第一成形胶部331的该第一表面3311，且该座部312、所述柱部313、所述引脚32的顶面321，及该第一、二、三表面3311、3321、333本文档来自技高网...

【技术保护点】
一种泛用型导线架，其特征在于：包含：多条彼此纵横间隔交错的外框条，及多个经由所述外框条所定义出，彼此间隔并成阵列排列的导线架单元，且每一个导线架单元包含：一芯片设置区，具有一底部、一由该底部的部份表面向上延伸的座部，及多个由该底部向上延伸的柱部，所述柱部彼此间隔并位于该座部的外围，该底部、座部及所述柱部是由相同的金属材料构成，且该座部及所述柱部分别具有一与该底部反向的顶面；多条引脚，由与该座部相同的金属材料构成，所述引脚自所述外框条朝向该芯片设置区延伸，彼此间隔设置且与该芯片设置区成一间隙；及一成形胶层，由绝缘高分子材料构成，具有一第一成形胶部、一第二成形胶部，及一第三成形胶部，该第一成形胶部填置于该芯片设置区的所述柱部的间隙，该第二成形胶部位于该芯片设置区，并会环围所述柱部及该第一成形胶部，该第三成形胶部填置于所述引脚及所述引脚与该芯片设置区间的间隙，其中，该第一成形胶部具有与该底部反向的一第一表面、该第二成形胶部具有与该底部反向的一第二表面，该座部的顶面及所述柱部的顶面与该第一成形胶部的该第一表面共同构成一连续平坦的表面，该第二成形胶部的该第二表面与该第一成形胶部的该第一表面不等高，且该座部、所述柱部的顶面及该第一表面、第二表面会裸露于外界环境。...

【技术特征摘要】
1.一种泛用型导线架，其特征在于：包含：多条彼此纵横间隔交错的外框条，及多个经由所述外框条所定义出，彼此间隔并成阵列排列的导线架单元，且每一个导线架单元包含：一芯片设置区，具有一底部、一由该底部的部份表面向上延伸的座部，及多个由该底部向上延伸的柱部，所述柱部彼此间隔并位于该座部的外围，该底部、座部及所述柱部是由相同的金属材料构成，且该座部及所述柱部分别具有一与该底部反向的顶面；多条引脚，由与该座部相同的金属材料构成，所述引脚自所述外框条朝向该芯片设置区延伸，彼此间隔设置且与该芯片设置区成一间隙；及一成形胶层，由绝缘高分子材料构成，具有一第一成形胶部、一第二成形胶部，及一第三成形胶部，该第一成形胶部填置于该芯片设置区的所述柱部的间隙，该第二成形胶部位于该芯片设置区，并会环围所述柱部及该第一成形胶部，该第三成形胶部填置于所述引脚及所述引脚与该芯片设置区间的间隙，其中，该第一成形胶部具有与该底部反向的一第一表面、该第二成形胶部具有与该底部反向的一第二表面，该座部的顶面及所述柱部的顶面与该第一成形胶部...

【专利技术属性】
技术研发人员：黄嘉能，
申请(专利权)人：长华科技股份有限公司，
类型：新型
国别省市：中国台湾,71