半导体器件及其制造方法技术

本发明专利技术涉及一种半导体器件及其制造方法。在具有STI结构的元件隔离区的LDMOS中，防止绝缘击穿的发生，绝缘击穿可能是在接近元件隔离区的底面的边缘部分的半导体衬底中产生的电子倾泻到栅极电极中时引起的。在紧接着接近嵌入在源极区和漏极区之间的半导体衬底的主表面中的元件隔离区的偏移区的上表面上，提供穿透形成栅极电极的硅膜的沟槽。结果，硅膜和用于填充沟槽的金属膜形成栅极电极。

Semiconductor devices and their manufacturing methods

The present invention relates to a semiconductor device and a manufacturing method. In the LDMOS with STI structure isolation area, the insulation breakdown is prevented. The insulation breakdown may be caused by the electrons generated in the semiconductor substrate near the bottom part of the isolation area and poured into the grid electrode. On the upper surface of the offset area on the main surface of the semiconductor substrate, which is close to the source surface between the source and the drain region, a groove of the silicon film penetrating the grid electrode is provided. As a result, the silicon film and the metal film used to fill the groove form the gate electrode.

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用于2016年7月20日提交的日本专利申请No.2016-142524的公开内容，包括说明书、附图和摘要，在此通过引用整体并入本文。
技术介绍
本专利技术涉及半导体器件及其制造方法，例如，适合可应用于包括具有在漏极和源极之间的衬底表面的沟槽中的厚绝缘膜的场效应晶体管的半导体器件。为了用于LDMOSFET(字面含义为扩散金属氧化物半导体场效应晶体管，LDMISFET：下文也被简称为“LDMOS”)，RESURF(降低表面场：REducedSURfaceField)型MOS晶体管被采纳作为通常使用的配置。除此之外，在研究一种配置，其通过在半导体衬底的表面上形成厚氧化膜并且在氧化膜上设置栅极电极的漏极侧边缘而减轻了栅极电极的漏极侧边缘下的磁场强度。例如，专利文献1(日本未审专利申请公开No.2014-107302)公开了一个示例，其中，当在具有STI(浅沟槽隔离)结构的元件隔离区上设置LDMOS的栅极电极的部分时，在元件隔离区和源极区之间的半导体衬底中形成穿透栅极电极的开口。[专利文献][专利文献1]日本未审专利申请公开No.2014-107302
技术实现思路
当在LDMOS的沟道区和漏极区之间设置具有STI结构的元件隔离区时，在沟道区一侧，在接近元件隔离区的底部的角落部分的半导体衬底中，电场可能变得很高。在这样的情况下，高电场区中产生的电子被电场加速且倾泻到栅极电极中，出现了由此产生的问题，从而破坏了栅极绝缘膜。为了处理上述情况，防止电子倾泻到栅极电极中的目的，如专利文献1中所述，可以想到的是去除栅极电极的部分并且形成开口。但是，还是在这个配置中，由于电子沿着电力线移动且倾泻到栅极电极中，可能发生绝缘击穿。因此，需要可以更有效地防止绝缘击穿的配置。其他目的与新颖特征将从说明书和附图的描述中显而易见。在本申请公开的实施例中，下面将简短描述其中具有代表性的几个。关于作为一个实施例的半导体器件，在衬底的上表面上的源极区和漏极区之间具有STI结构的元件隔离区的p型LDMOS中，栅极电极包括衬底上的硅膜和穿透所述硅膜的沟槽中的金属膜。关于作为另一实施例的半导体器件的制造方法，源极区和漏极区以及源极区和漏极区之间的元件隔离区被形成在衬底的上表面上。在形成跨立在元件隔离区和衬底的主表面之上的硅膜之后，将金属膜嵌入到穿透硅膜的沟槽中，并且形成包括所述硅膜和所述金属膜的栅极电极。根据一个实施例，半导体器件的可靠性可以得到改善。附图说明图1是作为本专利技术的第一实施例的半导体器件的平面图；图2是沿着图1的线A-A的截面图；图3是示出根据本专利技术的第一实施例的半导体器件的制造过程的截面图；图4是示出图3中所示的制造过程之后的半导体器件的制造过程的截面图；图5是示出图4中所示的制造过程之后的半导体器件的制造过程的截面图；图6是示出图5中所示的制造过程之后的半导体器件的制造过程的截面图；图7是示出图6中所示的制造过程之后的半导体器件的制造过程的截面图；图8是示出图7中所示的制造过程之后的半导体器件的制造过程的截面图；图9是示出图8中所示的制造过程之后的半导体器件的制造过程的截面图；图10是作为本专利技术的第一实施例的修改1的半导体器件的平面图；图11是作为根据本专利技术的第一实施例的修改2的半导体器件的截面图；图12是作为本专利技术的第一实施例的修改3的半导体器件的截面图；图13是示出根据本专利技术的第二实施例的半导体器件的制造过程的截面图；图14是示出图13中所示的制造过程之后的半导体器件的制造过程的截面图；图15是示出图14中所示的制造过程之后的半导体器件的制造过程的截面图；图16是示出根据本专利技术的第三实施例的半导体器件的制造过程的截面图；图17是示出图16中所示的制造过程之后的半导体器件的制造过程的截面图；以及图18是作为比较例的半导体器件的截面图；以及图19是作为比较例的半导体器件的截面图。具体实施方式现在，下面将结合附图来详细解释本专利技术的优选实施例。在用于解释实施例的附图中，相同参考字符指示相同或功能等价的组件，且在冗余时将不重复对它们的解释。在下面的描述中，除非特别需要，原则上将不重复实施例的相同或相应的组件的解释。应该注意的是，甚至在平面图中也可能使用影线，以便利于理解配置。进一步，代码“-”和“+”指示杂质的相对浓度，其导电类型是n型或p型。例如，对于n型杂质的情况，杂质浓度以“n-”、“n”和“n+”的次序变得更高。而且，在本申请中，具有SOI(绝缘体上硅)配置的衬底可以被称为半导体衬底。(第一实施例)<半导体器件的配置>参看图1和图2，将解释根据第一实施例的半导体器件的配置。图1是示出本实施例的半导体器件的平面图。图2是示出本实施例的半导体器件的截面图，是图1的线A-A的截面图。本实施例的半导体器件是具有p沟道型LDMOS晶体管的半导体器件。进一步，LDMOS晶体管(场效应晶体管)还可以被称为横向型功率MOSFET(金属氧化物半导体场效应晶体管)。关注的LDMOS是例如由15到800v驱动的高耐压MOSFET。如图2中所示，本实施例的半导体元件形成在是SOI衬底的半导体衬底SB上，其包括支持衬底SSB、支持衬底SSB上的掩埋氧化膜BX以及掩埋氧化膜BX上的半导体层SL。在本实施例的LDMOS中，半导体器件可以直接形成在包括半导体的衬底(半导体衬底)上。支持衬底SSB和半导体层SL包括例如硅。进一步，掩埋养护莫BX是绝缘膜，包括例如氧化硅膜，即BOX(掩埋氧化物)膜。半导体层SL的膜厚度为例如10μm或更小。在图1中，接触插塞、层间绝缘膜、侧壁、接线等等都没有示出。而且，接近源极区SR的元件隔离区(隔离氧化膜、掩埋绝缘膜)EI、DTI(深沟槽隔离)结构DTI、阱HNW和阱NW(参看图2)都没有示出。图1中所示的结构图示说明了四分之一个LDMOS的单元。进一步，在图1中所示的结构的下侧和左侧，通过线对称示出了相似的结构。而且，在图1中，覆盖有栅极电极GE的元件隔离区EI的一部分和偏移区POF的轮廓分别由虚线来示出。图1和图2示出了半导体衬底SB上形成的LDMOS。如图1和图2中所示，本实施例的半导体器件包括半导体衬底SB。在半导体衬底的上表面上，即，作为SOI结构一部分的半导体层SL的上表面上，形成有作为将p型杂质(例如B(硼))引入其中的p+型半导体区的漏极区DR和作为将p型杂质引入其中的p+型半导体区的源极区SR。在源极区SR和漏极区之间的半导体衬底SB的上表面上，在接近漏极区DR的区域中形成沟槽，且在沟槽中形成元件隔离区EI。而且，作为将n型杂质(例如P(磷)或砷(As))引入其中的n+型半导体区的背栅电极BG形成在邻近源极区SR的区域的半导体衬底SB的主表面上。元件隔离区EI具有STI结构，且例如包括氧化硅膜。元件隔离区EI的截面具有梯形形状，其下表面的宽度小于上表面的宽度。在平面图中，元件隔离区EI被形成为环绕漏极区DR。如图2中所示，另一元件隔离区EI也被形成为接近源极区SR和背栅电极BG。此外，本申请中所使用的“宽度”指的是沿着半导体衬底SB的主表面方向上的规定长度。元件隔离区EI可以使用LOCOS(硅的局部氧化)结构来形成，LOCOS结构是通过氧化半导体本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底；源极区和漏极区，所述源极区和所述漏极区形成在所述半导体衬底的上表面上方并且每个都是p导电类型；栅极电极，所述栅极电极通过栅极绝缘膜形成在所述源极区和所述漏极区之间的所述半导体衬底上方；以及第一绝缘膜，所述第一绝缘膜被嵌入在沟槽中，在所述栅极电极的栅极长度方向上，所述沟槽形成在所述栅极绝缘膜和所述漏极区之间的所述半导体衬底的所述上表面上方，其中，所述栅极电极的一部分形成在紧接着所述第一绝缘膜之上，并且其中，所述栅极电极包括：半导体膜；以及金属膜，所述金属膜被嵌入在第二沟槽中，所述第二沟槽穿透紧接着在所述第一绝缘膜和所述源极区之间的所述半导体衬底的所述上表面之上的所述半导体膜，并且所述金属膜被电耦合到所述半导体膜。

【技术特征摘要】
2016.07.20 JP 2016-1425241.一种半导体器件，包括：半导体衬底；源极区和漏极区，所述源极区和所述漏极区形成在所述半导体衬底的上表面上方并且每个都是p导电类型；栅极电极，所述栅极电极通过栅极绝缘膜形成在所述源极区和所述漏极区之间的所述半导体衬底上方；以及第一绝缘膜，所述第一绝缘膜被嵌入在沟槽中，在所述栅极电极的栅极长度方向上，所述沟槽形成在所述栅极绝缘膜和所述漏极区之间的所述半导体衬底的所述上表面上方，其中，所述栅极电极的一部分形成在紧接着所述第一绝缘膜之上，并且其中，所述栅极电极包括：半导体膜；以及金属膜，所述金属膜被嵌入在第二沟槽中，所述第二沟槽穿透紧接着在所述第一绝缘膜和所述源极区之间的所述半导体衬底的所述上表面之上的所述半导体膜，并且所述金属膜被电耦合到所述半导体膜。2.根据权利要求1所述的半导体器件，其中，所述金属膜的在所述第二沟槽中的一部分位于紧接着所述第一绝缘膜之上。3.根据权利要求1所述的半导体器件，其中，形成有侧壁，所述侧壁包括用于覆盖所述第二沟槽的侧表面的第二绝缘膜。4.根据权利要求1所述的半导体器件，其中，在所述第二沟槽中在所述金属膜和所述栅极绝缘膜之间插入第三绝缘膜。5.根据权利要求4所述的半导体器件，其中，所述第三绝缘膜覆盖所述第二沟道的底面和侧表面并且其膜厚度小于所述栅极绝缘膜的厚度。6.根据权利要求1所述的半导体器件，进一步包括第一p型半导体区，所述第一p型半导体区被电耦合到所述漏极区，并且范围自所述第一沟槽的底面形成在比所述第一沟槽更接近所述源极区侧的所述半导体衬底的所述上表面上方，其中，所述第一p型半导体区的p型杂质浓度低于所述漏极区的p型杂质浓度，以及其中，所述第二沟槽形成在紧接着邻近所述第一绝缘膜的所述第一p型半导体区的上表面之上。7.根据权利要求6所述的半导体器件，其中，所述漏极区和所述第一p型半导体区通过形成在所述半导体衬底中的第二p型半导体区电耦合，以及其中，所述第二p型半导体区的p型杂质浓度低于所述漏极区的p型杂质浓度并且高于所述第一p型半导体区的p型杂质浓度。8.根据权利要求3所述的半导体器件，进一步包括第一p型半导体区，所述第一p型半导体区被电耦合到所述漏极区，并且范围自所述第一沟槽的底面形成在比所述第一沟槽侧更接近所述源极区侧的所述半导体衬底的所述上表面上方，其中，所述第一p型半导体区的p型杂质浓度低于所述漏极区的p型杂质浓度，以及其中，位于比所述金属膜更接近所述源极区侧的所述半导体膜的一部分位于紧接着所述第一p型半导体区之上。9.根据权利要求1所述的半导体器件，其中，所述第一绝缘膜具有STI结构。10.一种半导...

【专利技术属性】
技术研发人员：永久克己，酒井敦，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP