半导体装置制造方法及图纸

半导体装置具有：漂移区；基区，其配置在漂移区上；发射区，其配置在基区上；内壁绝缘膜，其配置在槽的内壁，该槽从发射区的上表面延伸并贯通发射区和基区；栅电极，其与基区的侧面对置地配置在槽的侧面的内壁绝缘膜上；底面电极，其与栅电极绝缘分离地配置在槽的底面的内壁绝缘膜上；以及层间绝缘膜，其设于栅电极和底面电极之间，栅电极在槽的角部侧的端部延伸到比漂移区和基区的界面与槽的侧面相交的位置低的位置，栅电极在底面电极侧的端部比底面电极在栅电极侧的上表面的位置高，该半导体装置具有如下的栅电极的下表面，该下表面连接栅电极在槽的角部侧的端部和栅电极在底面电极侧的端部。

Semiconductor device

The semiconductor device has: drift region; base region, its configuration in the drift region; the emission region, its configuration in the base region; the inner wall of the insulating film arranged in the groove wall, the groove from an upper surface of the emitter region and extending through the base and emitter region; a gate electrode and the base side on the wall in the side of the groove disposed on the insulating film; the bottom surface of the electrode, which is insulated from the gate electrode is arranged in the groove of the separation of the bottom surface of the inner wall of the insulating film; and an interlayer insulating film, which is arranged between the gate electrode and the bottom electrode, the end of the gate electrode in the corner side groove extends to than the side interface with slot drift region and the base region of the intersection position of the lower position, the end of the gate electrode on the bottom electrode side than the bottom electrode on the surface of the position on the side of the gate electrode is high, under the surface of the semiconductor device has a gate electrode as follows, under the surface The end of the grid electrode is at the corner side of the slot and the gate electrode is at the end of the bottom side of the bottom.

【技术实现步骤摘要】
半导体装置
本专利技术涉及沟槽栅型的半导体装置。
技术介绍
作为进行大电流的开关动作的开关元件(功率半导体元件)，采用功率MOSFET和绝缘栅型双极晶体管(IGBT)等。在这些开关元件中采用沟槽型的栅电极构造(沟槽栅型)，即在形成于半导体基体的槽(沟槽)内形成栅绝缘膜和栅电极。但是，在沟槽栅型的半导体装置中，栅电极和漏区之间的电容(栅极-漏极间电容)、栅电极和集电区之间的电容(栅极-集电极间电容)等的反馈电容较大。因此，开关速度下降，在高频动作中产生问题。在研究用于减小反馈电容的各种方法。例如，已公开了如下的构造：在槽的侧面配置栅电极，在槽的底面配置与发射电极连接的电极(例如，参照专利文献1)。【现有技术文献】【专利文献】【专利文献1】日本特开2015－201615号公报
技术实现思路
专利技术要解决的问题但是，在栅电极的端部和底面电极的端部之间产生放电，存在产生错误动作的问题。因此，本专利技术的目的在于，提供抑制在栅电极的端部和底面电极的端部之间产生放电，并抑制错误动作的沟槽栅型的半导体装置。用于解决问题的手段本专利技术的一个方式提供半导体装置，该半导体装置具有：第1导电型的第1半导体区域；第2导电型的第2半导体区域，其配置在第1半导体区域上；第1导电型的第3半导体区域，其配置在第2半导体区域上；内壁绝缘膜，其配置在槽的内壁，该槽从第3半导体区域的上表面延伸并贯通第3半导体区域和第2半导体区域；控制电极，其与第2半导体区域的侧面对置地配置在槽的侧面的内壁绝缘膜上；底面电极，其与控制电极绝缘分离地配置在槽的底面的内壁绝缘膜上；以及层间绝缘膜，其设于控制电极和底面电极之间，控制电极在槽的角部侧的端部延伸到比第1半导体区域和第2半导体区域的界面与槽的侧面相交的位置低的位置，控制电极在底面电极侧的端部比底面电极在控制电极侧的上表面的位置高，所述半导体装置具有如下的控制电极的下表面，该下表面连接控制电极在槽的角部侧的端部和控制电极在底面电极侧的端部。专利技术效果根据本专利技术，能够提供抑制在栅电极的端部和底面电极的端部之间产生放电，并抑制错误动作的沟槽栅型的半导体装置。附图说明图1是示出本专利技术的实施方式的半导体装置的构造的剖面示意图。图2是示出本专利技术的实施方式的半导体装置的槽的内部构造的示意图。图3是用于说明本专利技术的实施方式的半导体装置的制造方法的工序剖面示意图(之一)。图4是用于说明本专利技术的实施方式的半导体装置的制造方法的工序剖面示意图(之二)。图5是用于说明本专利技术的实施方式的半导体装置的制造方法的工序剖面示意图(之三)。图6是用于说明本专利技术的实施方式的半导体装置的制造方法的工序剖面示意图(之四)。图7是用于说明本专利技术的实施方式的半导体装置的制造方法的工序剖面示意图(之五)。图8是用于说明本专利技术的实施方式的半导体装置的制造方法的工序剖面示意图(之六)。图9是用于说明本专利技术的实施方式的半导体装置的制造方法的工序剖面示意图(之七)。图10是用于说明本专利技术的实施方式的半导体装置的制造方法的工序剖面示意图(之八)。图11是示出本专利技术的实施方式的半导体装置的槽的内部的另一种构造的示意图。图12是示出本专利技术的实施方式的半导体装置的层间绝缘膜的另一种构造的示意图。图13是示出本专利技术的实施方式的变形例的半导体装置的构造的剖面示意图。图14是示出本专利技术的其它实施方式的半导体装置的构造的剖面示意图。图15是示出本专利技术的其它实施方式的半导体装置的构造的剖面示意图。图16是示出本专利技术的其它实施方式的半导体装置的构造的剖面示意图。图17是示出本专利技术的实施方式的半导体装置的槽的内部的另一种构造的示意图。图18是示出本专利技术的实施方式的半导体装置的槽的内部的另一种构造的示意图。标号说明10漂移区；20基区；30发射区；40内壁绝缘膜；50栅电极；60集电区；65场终止区域；70层间绝缘膜；71第1层间绝缘膜；72第2层间绝缘膜；73热氧化膜；80集电电极；90发射电极；100槽；150底面电极。具体实施方式下面，参照附图说明本专利技术的实施方式。在下面的附图中，对相同或者相似的部分标注相同或者相似的标号。但是，应该注意，附图是示意性的图，厚度和平面尺寸的关系、各部分的长度的比率等与实际产品不同。因此，具体尺寸应该是参照以下的说明进行判定的尺寸。并且，当然也包括附图彼此间相互的尺寸的关系和比率不同的部分。并且，以下示出的实施方式是示例用于具体实施本专利技术的技术思想的装置和方法的方式，本专利技术的技术思想不将构成部件的形状、构造、配置等确定为下述的方式。本专利技术的实施方式能够在权利要求书的范围内进行各种变更。本专利技术的实施方式的半导体装置如图1所示具有：第1导电型的第1半导体区域(漂移区10)；第2导电型的第2半导体区域(基区20)，其配置在第1半导体区域上；第1导电型的第3半导体区域(发射区30)，其配置在第2半导体区域上。在槽的内壁上配置有内壁绝缘膜40，该槽形成为从第3半导体区域的上表面延伸并贯通第3半导体区域和第2半导体区域而到达第1半导体区域。槽沿着上述的半导体区域的层叠体的主面延伸，延伸的方向的槽的长度比槽的宽度W长。图1示出与槽延伸的方向垂直的截面。图1所示的半导体装置是沟槽栅型的IGBT，具有与基区20的侧面对置地配置在槽的侧面的内壁绝缘膜40上的控制电极(栅电极50)。如图1所示，栅电极50的下表面的底面电极150侧不与槽的底面的内壁绝缘膜40接触。另外，半导体装置具有与栅电极50绝缘分离地配置在槽的底面的内壁绝缘膜40上的底面电极150。底面电极150与发射区30电连接。第1导电型和第2导电型是彼此相反的导电型。即，如果第1导电型是n型、则第2导电型是p型，如果第1导电型是p型、则第2导电型是n型。下面，示例地说明第1导电型是n型、第2导电型是p型的情况。如图1所示，在栅电极50和底面电极150之间、以及栅电极50的下表面和内壁绝缘膜40之间，在设于底面电极150上的槽的内部的间隙中埋设有层间绝缘膜70。通过层间绝缘膜70将栅电极50和底面电极150绝缘分离。在半导体装置中，从栅电极50的下表面到槽的底面的距离(以下称为“第1距离d1”)，比从底面电极150的下表面到槽的底面的距离(以下称为“第2距离d2”)长，或者第1距离d1和第2距离d2相等。即，位于栅电极50的下方的栅电极50和漂移区10之间的绝缘膜的厚度(在图1中指内壁绝缘膜40与层间绝缘膜70的厚度之和)，比位于底面电极150的下方的底面电极150和漂移区10之间的绝缘膜的厚度(在图1中指内壁绝缘膜40的厚度)厚或者相等。漂移区10配置在p型的集电区60的一个主面上。另外，在漂移区10和集电区60之间配置有杂质浓度比漂移区10高的n型的场终止区域65。利用场终止区域65限制在半导体装置的导通状态下从集电区60到达漂移区10的空穴的量。并且，抑制在半导体装置的截止状态下从漂移区10的上表面延伸的耗尽层到达集电区60。在集电区60的另一个主面上配置有与集电区60电连接的集电电极80。栅电极50隔着内壁绝缘膜40与基区20对置配置。在基区20的上部选择性地配置发射区30。发射电极90配置在层间绝缘膜70上，发射电极90与基区20和发射区30连接。通过层间绝缘膜70将栅电极50和发射电极90电绝缘本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，该半导体装置具有：第1导电型的第1半导体区域；第2导电型的第2半导体区域，其配置在所述第1半导体区域上；第1导电型的第3半导体区域，其配置在所述第2半导体区域上；内壁绝缘膜，其配置在槽的内壁，该槽从所述第3半导体区域的上表面延伸并贯通所述第3半导体区域和所述第2半导体区域；控制电极，其与所述第2半导体区域的侧面对置地配置在所述槽的侧面的所述内壁绝缘膜上；底面电极，其与所述控制电极绝缘分离地配置在所述槽的底面的所述内壁绝缘膜上；以及层间绝缘膜，其将所述控制电极和所述底面电极之间绝缘，所述控制电极在所述槽的角部侧的端部延伸到比所述第1半导体区域和所述第2半导体区域的界面与所述槽的侧面相交的位置低的位置，所述控制电极在所述底面电极侧的端部比所述底面电极在所述控制电极侧的上表面的位置高，所述半导体装置具有如下的所述控制电极的下表面，该下表面连接所述控制电极在所述槽的角部侧的端部和所述控制电极在所述底面电极侧的端部。

【技术特征摘要】
2016.07.22 JP 2016-144324;2016.08.23 JP 2016-163161.一种半导体装置，其特征在于，该半导体装置具有：第1导电型的第1半导体区域；第2导电型的第2半导体区域，其配置在所述第1半导体区域上；第1导电型的第3半导体区域，其配置在所述第2半导体区域上；内壁绝缘膜，其配置在槽的内壁，该槽从所述第3半导体区域的上表面延伸并贯通所述第3半导体区域和所述第2半导体区域；控制电极，其与所述第2半导体区域的侧面对置地配置在所述槽的侧面的所述内壁绝缘膜上；底面电极，其与所述控制电极绝缘分离地配置在所述槽的底面的所述内壁绝缘膜上；以及层间绝缘膜，其将所述控制电极和所述底面电极之间绝缘，所述控制电极在所述槽的角部侧的端部延伸到比所述第1半导体区域和所述第2半导体区域的界面与所述槽的侧面相交的位置低的位置，所述控制电极在所述底面电极侧的端部比所述底面电极在所述控制电极侧的上表面的位置高，所述半导体装置具有如下的所述控制电极的下表面，该下表面连接所述控制电极在所述槽的角部侧的端部和所述控制电极在所述底面电极侧的端部。2.根据权利要求1所述的半导体装置，其特征在于，所述控制电极在所述底面电极侧的所述下表面的至少一部分缺失。3.根据权利要求1或2所述的半导体装置，其特征在于，所述控制电极的所述下表面以如下方式形成为楔面：所述控制电极的所述下表面与所述槽的所述底面之间的距离随着接近所述槽的所述侧面而变短。4.根据权利要求1～3中的任意一项所述的半导体装置，其特征在于，所述控制电极在所述槽的角部侧的所述端...

【专利技术属性】
技术研发人员：川尻智司，
申请(专利权)人：三垦电气株式会社，
类型：发明
国别省市：日本,JP