半导体器件及其制造方法技术

本发明专利技术提供了一种半导体器件及其制造方法。半导体器件包括具有由器件隔离层限定的有源区的基板。栅电极沿第一方向在有源区之上延伸，多个互连沿垂直于第一方向的第二方向在字线之上延伸。接触垫设置在栅电极和多个互连之间并与栅电极和多个互连间隔开，当从平面图看时，该接触垫在第一方向上延伸以交叠多个互连和有源区。下接触插塞将接触垫电连接到有源区。上接触插塞将接触垫电连接到多个互连之一。

Semiconductor devices and their manufacturing methods

The present invention provides a semiconductor device and a manufacturing method. The semiconductor device includes a substrate with an active area defined by the device isolation layer. The gate electrode extends over the active region in the first direction, and the multiple interconnections extend above the word line along the second direction perpendicular to the first direction. The contact pad is arranged between the gate electrode and the multiple interconnections, and is spaced from the gate electrode and multiple interconnections. When viewed from the floor plan, the contact pad extends in the first direction to overlap multiple interconnections and active regions. The contact plug is connected to the active area by the contact plug. The upper contact plug is connected to one of the multiple interconnections by the contact pad.

【技术实现步骤摘要】
半导体器件及其制造方法本申请文件是2014年8月27日提交的专利技术名称为“半导体器件及其制造方法”的第201410428686.4号专利技术专利申请的分案申请。
此公开涉及半导体器件及其制造方法，更具体地，涉及具有改进的可靠性和集成度(或集成密度)的三维半导体器件及其制造方法。
技术介绍
半导体器件普遍地变得更高度集成，以便提供更高性能和更低成本。半导体器件的集成密度是影响半导体器件的成本的因素。通常，需要半导体器件的高集成密度或集成程度(集成度)。常规二维(2D)或平面存储器件的集成程度主要由单位存储单元占据的面积确定。因此，常规2D存储器件的集成密度受到形成精细图案的技术能力的很大影响。为了形成精细图案需要极昂贵的设备，当2D存储器件的集成密度继续增大时，存在技术和经济方面的考虑。
技术实现思路
在此公开的实施方式为半导体器件提供了提高的可靠性和集成密度。实施方式还提供了制造具有提高的可靠性和集成密度的半导体器件的方法。在一个方面，一种半导体器件可以包括：基板，包括由器件隔离层限定的有源区；栅电极，在第一方向上在有源区之上延伸；多个互连，在垂直于第一方向的第二方向上在栅电极之上延伸本文档来自技高网...

【技术保护点】
一种半导体器件，包括:基板；提供在所述基板上的包括栅电极的晶体管；多个互连，提供在所述栅电极上方，所述多个互连在第一方向上延伸并在垂直于所述第一方向的第二方向上彼此间隔开；接触垫，当从垂直视图看时，所述接触垫设置在所述栅电极与所述多个互连之间；下接触插塞，将所述接触垫电连接到所述晶体管；和上接触插塞，将所述接触垫电连接到所述多个互连之一，其中在垂直于所述第一方向和所述第二方向的垂直方向上，所述接触垫的高度大于所述栅电极的高度。

【技术特征摘要】
2013.08.30 KR 10-2013-01043751.一种半导体器件，包括:基板；提供在所述基板上的包括栅电极的晶体管；多个互连，提供在所述栅电极上方，所述多个互连在第一方向上延伸并在垂直于所述第一方向的第二方向上彼此间隔开；接触垫，当从垂直视图看时，所述接触垫设置在所述栅电极与所述多个互连之间；下接触插塞，将所述接触垫电连接到所述晶体管；和上接触插塞，将所述接触垫电连接到所述多个互连之一，其中在垂直于所述第一方向和所述第二方向的垂直方向上，所述接触垫的高度大于所述栅电极的高度。2.如权利要求1所述的半导体器件，其中所述接触垫的所述高度大于每个所述互连的垂直厚度。3.如权利要求1所述的半导体器件，其中在所述垂直方向上，所述上接触插塞的高度大于所述接触垫的高度。4.如权利要求1所述的半导体器件，其中在所述垂直方向上，所述上接触插塞的高度大于所述下接触插塞的高度。5.如权利要求1所述的半导体器件，其中所述互连的每个具有在所述第二方向上的第一宽度，并且所述接触垫在所述第二方向上具有大于所述第一宽度的第二宽度。6.如权利要求1所述的半导体器件，其中所述接触垫在所述第二方向上具有小于其上部宽度的下部宽度。7.如权利要求1所述的半导体器件，其中所述上接触插塞与所述下接触插塞在所述第二方向上横向地间隔开。8.如权利要求1所述的半导体器件，其中当从平面图看时，所述上接触插塞设置为不与所述下接触插塞交叠。9.如权利要求1所述的半导体器件，其中当从平面图看时，所述互连中的至少一个交叉所述接触垫。10.如权利要求1所述的半导体器件，还包括当从所述垂直视图看时提供在所述栅电极与所述多个互连之间的至少一个层间绝缘层，其中所述接触垫完全穿过所述至少一个层间绝缘层。11.如权利要求10所述的半导体器件，其中所述接触垫的所述高度与所述至少一个层间绝缘层的垂直厚度相同。12.如权利要求10所述的半导体器件，其中所述接触垫的顶表面位于与所述至少一个层间绝缘层的顶表面相同的水平处。13.如权利要求1所述的半导体器件，还包括包含垂直堆叠在所述基板上的多个电极的堆叠结构，其中所述接触垫的所述高度大于所述电极的厚度的两倍。14.如权利要求13所述的半导体器件，其中所述堆叠结构的垂直厚度大于所述栅电极的所述高度。15.如权利要求1所述的半导体器件，其中所述晶体管包括在所述栅电极的相反侧形成在所述基板中的源极区和漏极区，并且其中所述下接触插塞连接到所述源极区和所述漏极区之一。16.如权利要求1所述的半导体器件，其中所述基板包括由器件隔离层限定的有源区，并且其中当从平面图看时，所述接触垫与部分的所述互连以及所述有源区的一部分交叠。17.如权利要求16所述的半导体器件，其中所述互连的至少之一设置为不与所述有源区交叠。18.一种半导体器件，包括：基板；提供在所述基板上的包括栅电极的晶体管；多个互连，提供在所述栅电极上方，所述多个互连在第一方向上延伸并在垂直于所述第一方向的第二方向上彼此间隔开；接触垫，当从垂直视图看时，所述接触垫设置在所述栅电极与所述多个互连之间；下接触插塞，将所述接触垫电连接到所述晶体管；和上接触插塞，将所述接触垫电连接到所述多个互连之一，其中所述接触垫完全穿过至少一个绝缘层。19.如权利要求18所述的半导体器件，其中所述至少一个绝缘...

【专利技术属性】
技术研发人员：朴钟国，金泓秀，张源哲，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR