半导体器件及其形成方法技术

一种半导体器件及其形成方法，形成方法包括：在层间介质层内形成第一导电插塞，所述第一导电插塞与源漏掺杂区电连接；在形成第一导电插塞之前或之后，刻蚀去除第一厚度的栅电极层，且在刻蚀后的栅电极层顶部形成阻挡层；在所述层间介质层以及阻挡层上形成上层介质层；在所述上层介质层内形成贯穿所述上层介质层的第二导电插塞；进行退火处理，所述退火处理在含有钝化离子的氛围下进行，且所述钝化离子经由第二导电插塞以及第一导电插塞扩散至栅极结构下方的基底内，且位于所述基底内的钝化离子扩散至栅介质层内。本发明专利技术在改善栅极结构与基底之间界面性能的同时，防止钝化离子扩散至栅电极层内，从而改善形成的半导体器件的电学性能。

Semiconductor devices and their formation methods

A semiconductor device and its forming method, forming method includes forming a first conductive plug in the interlayer dielectric layer, the first conductive plug and the source drain doping region is electrically connected; in forming a first conductive plug before or after etching removing the first gate electrode layer thickness, and the barrier layer is formed on the gate electrode the top layer after etching; on the interlayer dielectric layer and the barrier layer is formed on the upper dielectric layer; forming through the upper dielectric layer of the second conductive plug in the upper dielectric layer; annealing, the annealing in atmosphere containing ion passivation, and the passivation of ion through the second conductive plug and a first conductive plug inserted beneath the diffusion to the gate structure in the substrate, and is located in the passive diffusion of ions to the gate dielectric layer within the substrate. The invention improves the interface performance between the gate structure and the substrate, and prevents passivation ions from diffusing into the gate electrode layer, thereby improving the electrical performance of the semiconductor device formed.

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术涉及半导体
，特别涉及一种半导体器件及其形成方法。
技术介绍
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。尽管高k金属栅极的引入能够在一定程度上改善器件的电学性能，但是现有技术形成的器件的电学性能仍有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体器件及其形成方法，改善形成的半导体器件的电学性能。为解决上述问题，本专利技术提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述源漏掺杂区上具有位于栅极结构侧壁的层间介质层，其中，所述栅极结构包括栅介质层以及位于栅介质层上的栅电极层；在所述层间介质层内形成第一导电插塞，所述第一导电插塞与所述源漏掺杂区电连接；在形成所述第一导电插塞之前或之后，刻蚀去除第一厚度的栅电极层，且在刻蚀后的栅电极层顶部形成阻挡层；在所述层间介质层以及阻挡层上形成上层介质层；在所述上层介质层内形成贯穿所述上层介质层的第二导电插塞，所述第二导电插塞与所述第一导电插塞电连接；进行退火处理，所述退火处理在含有钝化离子的氛围下进行，且所述钝化离子经由第二导电插塞以及第一导电插塞扩散至栅极结构下方的基底内，且位于所述基底内的钝化离子扩散至栅介质层内。可选的，在形成所述第一导电插塞之前，形成所述阻挡层；形成所述第一导电插塞、阻挡层、上层介质层以及第二导电插塞的工艺步骤包括：刻蚀去除第一厚度的栅电极层，在所述层间介质层内形成凹槽；形成填充满所述凹槽的阻挡层；刻蚀所述层间介质层，形成暴露出所述源漏掺杂区的第一通孔；形成填充满所述第一通孔的第一导电插塞；在所述层间介质层、第一导电插塞以及阻挡层上形成所述上层介质层；刻蚀所述上层介质层，形成暴露出所述第一导电插塞的第二通孔；形成填充满所述第二通孔的第二导电插塞。可选的，在形成所述第一导电插塞之前，形成所述阻挡层；形成所述第一导电插塞、第二导电插塞以及阻挡层的工艺步骤包括：刻蚀去除第一厚度的栅电极层，在所述层间介质层内形成凹槽；形成填充满所述凹槽的阻挡层；在所述层间介质层以及阻挡层上形成所述上层介质层；刻蚀所述上层介质层，形成暴露出所述源漏掺杂区表面的通孔；在所述通孔内形成所述第一导电插塞以及位于第一导电插塞上的所述第二导电插塞，其中，所述第一导电插塞位于所述层间介质层内，所述第二导电插塞位于所述上层介质层内。可选的，在形成所述第一导电插塞之后，形成所述阻挡层；形成所述阻挡层、上层介质层以及第二导电插塞的工艺步骤包括：刻蚀去除第一厚度的栅电极层，在所述层间介质层内形成凹槽；形成填充满所述凹槽的阻挡层；在所述第一导电插塞、层间介质层以及阻挡层上形成上层介质层；刻蚀所述上层介质层，形成暴露出所述第一导电插塞的第二通孔；形成填充满所述第二通孔的第二导电插塞。可选的，形成所述第一导电插塞的工艺步骤包括：在所述栅极结构顶部以及层间介质层顶部形成保护层；在所述保护层上形成第一图形层，所述第一图形层内具有第一开口；以所述第一图形层为掩膜，沿所述第一开口刻蚀所述保护层以及层间介质层，在所述层间介质层内形成暴露出源漏掺杂区的第一通孔；去除所述第一图形层；形成填充满所述第一通孔的导电膜，且所述导电膜还位于保护层上；采用平坦化工艺，去除高于所述栅极结构的导电膜以及保护层，形成填充满所述第一通孔的第一导电插塞。本专利技术还提供一种半导体器件，包括：基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，其中，所述栅极结构包括栅介质层以及位于栅介质层上的栅电极层；位于所述栅电极层顶部的阻挡层；位于所述基底上的层间介质层，且所述层间介质层位于所述栅极结构侧壁以及阻挡层侧壁；位于所述层间介质层内的第一导电插塞，且所述第一导电插塞与所述源漏掺杂区电连接；位于所述第一导电插塞、阻挡层以及层间介质层上的上层介质层；位于所述上层介质层内且贯穿所述上层介质层的第二导电插塞，且所述第二导电插塞与所述第一导电插塞电连接与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术提供的半导体器件的形成方法的技术方案中，在层间介质层内形成与源漏掺杂区电连接的第一导电插塞之前或之后，刻蚀去除第一厚度的栅电极层，且还在刻蚀后的栅电极层顶部形成阻挡层；在阻挡层以及层间介质层上形成上层介质层；在所述上层介质层内形成与第一导电插塞电连接的第二导电插塞；还包括，进行退火处理，所述退火处理在含有钝化离子的氛围下进行，且所述钝化离子经由第二导电插塞以及第一导电插塞扩散至栅极结构下方的基底内，且位于基底内的钝化离子扩散至栅介质层内，所述钝化离子对栅介质层内的缺陷起到钝化作用；并且，所述钝化离子还可以对栅介质层与基底之间的界面缺陷起到钝化作用，降低栅极结构与基底之间的界面态密度，改善栅极结构与基底之间的界面性能。同时，在退火处理中所述阻挡层还阻挡钝化离子经由上层介质层扩散至栅电极层内，使得栅电极层保持良好的导电性能以及稳定的功函数值。因此，本专利技术形成的半导体器件具有优异的电学性能。可选方案中，所述阻挡层的厚度为50埃～500埃，使得阻挡层具有足够强的阻挡钝化离子扩散的能力，并且所述阻挡层占据栅极结构的尺寸适中，因此刻蚀去除的栅电极层的厚度适中。可选方案中，在形成所述第一导电插塞之前形成所述阻挡层，使得在形成第一导电插塞的工艺过程中，所述阻挡层对所述栅电极层起到保护作用，避免形成第一导电插塞的工艺对栅电极层造成污染或损伤。附图说明图1为一种半导体器件的剖面结构示意图；图2至图11为本专利技术一实施例提供的半导体器件形成过程的剖面结构示意图；图12至图15为本专利技术另一实施例提供的半导体器件形成过程的剖面结构示意图。具体实施方式根据
技术介绍
，现有技术形成的半导体器件的电学性能有待提高。参考图1，图1为一种半导体器件的剖面结构示意图，所述半导体器件包括：衬底101、位于衬底101上的鳍部102；位于衬底101上且覆盖鳍部102部分侧壁的隔离层103；横跨所述鳍部102的栅极结构，所述栅极结构覆盖鳍部部分顶部和侧壁，其中，所述栅极结构至少包括，高k栅介质层111、位于高k栅介质层111上的栅电极层112；位于所述栅极结构两侧的鳍部102内的源漏掺杂区104；位于所述隔离层103以及鳍部102上的介质层105，所述介质层105还覆盖栅极结构的顶部和侧壁；位于所述介质层105内且贯穿所述介质层的导电插塞106，所述导电插塞106与所述源漏掺杂区104电连接。经分析，在形成所述导电插塞106之后，为了改善栅极结构与鳍部10本文档来自技高网...

【技术保护点】
一种半导体器件的形成方法，其特征在于，包括：提供基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述源漏掺杂区上具有位于栅极结构侧壁的层间介质层，其中，所述栅极结构包括栅介质层以及位于栅介质层上的栅电极层；在所述层间介质层内形成第一导电插塞，所述第一导电插塞与所述源漏掺杂区电连接；在形成所述第一导电插塞之前或之后，刻蚀去除第一厚度的栅电极层，且在刻蚀后的栅电极层顶部形成阻挡层；在所述层间介质层以及阻挡层上形成上层介质层；在所述上层介质层内形成贯穿所述上层介质层的第二导电插塞，所述第二导电插塞与所述第一导电插塞电连接；进行退火处理，所述退火处理在含有钝化离子的氛围下进行，所述钝化离子经由第二导电插塞以及第一导电插塞扩散至栅极结构下方的基底内，且位于所述基底内的钝化离子扩散至栅介质层内。

【技术特征摘要】
1.一种半导体器件的形成方法，其特征在于，包括：提供基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述源漏掺杂区上具有位于栅极结构侧壁的层间介质层，其中，所述栅极结构包括栅介质层以及位于栅介质层上的栅电极层；在所述层间介质层内形成第一导电插塞，所述第一导电插塞与所述源漏掺杂区电连接；在形成所述第一导电插塞之前或之后，刻蚀去除第一厚度的栅电极层，且在刻蚀后的栅电极层顶部形成阻挡层；在所述层间介质层以及阻挡层上形成上层介质层；在所述上层介质层内形成贯穿所述上层介质层的第二导电插塞，所述第二导电插塞与所述第一导电插塞电连接；进行退火处理，所述退火处理在含有钝化离子的氛围下进行，所述钝化离子经由第二导电插塞以及第一导电插塞扩散至栅极结构下方的基底内，且位于所述基底内的钝化离子扩散至栅介质层内。2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层适于阻挡所述钝化离子经由上层介质层扩散至栅电极层内。3.如权利要求1或2所述的半导体器件的形成方法，其特征在于，所述钝化离子包括氢离子或氢的同位素离子。4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述退火处理的工艺参数包括：退火氛围气体包括H2或D2，退火温度为350℃～500℃。5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料包括氮化硅、氮氧化硅、氧化铪或含氟的氧化锆。6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层的厚度为50埃～500埃。7.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第一导电插塞之前，形成所述阻挡层；形成所述第一导电插塞、阻挡层、上层介质层以及第二导电插塞的工艺步骤包括：刻蚀去除第一厚度的栅电极层，在所述层间介质层内形成凹槽；形成填充满所述凹槽的阻挡层；刻蚀所述层间介质层，形成暴露出所述源漏掺杂区的第一通孔；形成填充满所述第一通孔的第一导电插塞；在所述层间介质层、第一导电插塞以及阻挡层上形成所述上层介质层；刻蚀所述上层介质层，形成暴露出所述第一导电插塞的第二通孔；形成填充满所述第二通孔的第二导电插塞。8.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第一导电插塞之前，形成所述阻挡层；形成所述第一导电插塞、第二导电插塞以及阻挡层的工艺步骤包括：刻蚀去除第一厚度的栅电极层，在所述层间介质层内形成凹槽；形成填充满所述凹槽的阻挡层；在所述层间介质层以及阻挡层上形成所述上层介质层；刻蚀所述上层介质层以及层间介质层，形成暴露出所述源漏掺杂区表面的通孔；在所述通孔内形成所述第一导电插塞以及位于第一导电插塞上的所述第二导电插塞，其中，所述第一导电插塞位于所述层间介质层内，所述第二导电插塞位于所述上层介质层内。9.如权利要求7或8所述的半导体器件的形成方法，其特征在于，采用无掩膜刻蚀工艺，刻蚀去除所述第一厚度的栅电极层。10.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第一导电插塞之后，形成所述阻挡层；形成所述阻挡层...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31