半导体装置及其制造方法制造方法及图纸

沟槽(8、9、10)形成于n型半导体衬底(3)的表面侧，将p型基极层(4)及n型层(5)贯穿。沟槽(8)和沟槽(9)的间隔比沟槽(9)和沟槽(10)的间隔狭窄。n型发射极层(6)形成于沟槽(8)与沟槽(9)之间的单元区域。p型阱区域(11)形成于沟槽(9)与沟槽(10)之间的哑区域。在哑区域，n型半导体衬底(3)的最表面仅为p型。p型阱区域(11)与沟槽(8、9、10)相比深度更深。

Semiconductor devices and their manufacturing methods

The groove (8, 9, 10) is formed on the surface side of the N type semiconductor substrate (3), which runs through the P type base layer (4) and the N layer (5). The gap between the groove (8) and the groove (9) is narrower than the gap between the groove (9) and the groove (10). The N type emitter layer (6) is formed in the unit area between the groove (8) and the groove (9). The P type well area (11) is formed in a dumb area between the groove (9) and the groove (10). In the dumb area, the most surface of the N type semiconductor substrate (3) is only p. The P type well area (11) is deeper than the groove (8, 9, 10).

【技术实现步骤摘要】
【国外来华专利技术】半导体装置及其制造方法
本专利技术涉及绝缘栅双极型晶体管(IGBT:InsulatedGateBipolarTransistor)的构造及制造方法。
技术介绍
从节能的观点出发，在通用逆变器以及AC伺服等领域中，在用于对三相电动机进行可变速控制的功率模块等中使用了IGBT。对于IGBT，虽然通断损耗、导通电压、SOA(SafeOperatingArea)之间有折衷(tradeoff)关系，但要求通断损耗、导通电压低，SOA大的器件。导通电压的大半取决于保持耐压所需的较厚的n-型漂移层的电阻，为了将该电阻降低，有效的方法是，使来自背面的空穴积蓄于n-型漂移层，激活电导率调制，使n-型漂移层的电阻降低。作为使IGBT的导通电压得到了降低的器件，存在CSTBT(CarrierStoredTrenchGateBipolarTransistor)和IEGT(InjectionEnhancedGateTransistor)等。在专利文献1等中公开有CSTBT的例子，在专利文献2等中公开有IEGT的例子。专利文献1：日本专利第3288218号公报专利文献2：日本专利第2950688号公报
技术实现思路
就作为沟槽型IGBT之一的CSTBT而言，在p型基极层之下设置有n+型层。通过引入n+型层，从而能够通过由n-型漂移层和n+型层形成的扩散电位，使来自背面的空穴积蓄于n-型漂移层，使导通电压降低。然而，如果单元尺寸变大，则载流子积蓄效果提高，导通电压降低，特性变得良好，但存在耐压反而会降低的问题。本专利技术就是为了解决上述课题而提出的，其目的在于得到一种能够确保低的导通电压并且使耐压提高的半导体装置及其制造方法。本专利技术涉及的半导体装置的特征在于，具备：n型半导体衬底；p型基极层，其形成于所述n型半导体衬底的表面侧；n型层，其在所述n型半导体衬底的表面侧形成于所述p型基极层之下，具有比所述n型半导体衬底高的杂质浓度；n型发射极层，其形成于所述p型基极层之上；第1、第2及第3沟槽，它们形成于所述n型半导体衬底的表面侧，将所述p型基极层及所述n型层贯穿；沟槽栅极电极，其隔着绝缘膜而形成于所述第1沟槽内；发射极电极，其形成于所述p型基极层和所述n型发射极层之上，与它们分别电连接；p型集电极层，其形成于所述n型半导体衬底的背面侧；集电极电极，其连接于所述p型集电极层；以及p型阱区域，其形成于所述n型半导体衬底的表面侧，所述第1沟槽和所述第2沟槽的间隔比所述第2沟槽和所述第3沟槽的间隔窄，所述n型发射极层形成于所述第1沟槽与所述第2沟槽之间的单元区域，所述p型阱区域形成于所述第2沟槽与所述第3沟槽之间的哑区域，在所述哑区域，所述n型半导体衬底的最表面仅为p型，所述p型阱区域与所述第1、第2及第3沟槽相比深度更深。专利技术的效果在本专利技术中，在比MOS区域更大的沟槽间区域形成比沟槽更深的p型阱区域。由此，能够确保低的导通电压，并且使耐压提高。附图说明图1是表示本专利技术的实施方式1涉及的半导体装置的俯视图。图2是表示本专利技术的实施方式1涉及的半导体装置的剖视图。图3是将本专利技术的实施方式1涉及的半导体装置的一部分放大的俯视图。图4是表示本专利技术的实施方式1涉及的半导体装置的制造方法的剖视图。图5是表示本专利技术的实施方式1涉及的半导体装置的制造方法的剖视图。图6是表示本专利技术的实施方式1涉及的半导体装置的制造方法的剖视图。图7是表示本专利技术的实施方式1涉及的半导体装置的制造方法的剖视图。图8是表示本专利技术的实施方式1涉及的半导体装置的制造方法的剖视图。图9是表示本专利技术的实施方式1涉及的半导体装置的制造方法的剖视图。图10是表示本专利技术的实施方式1涉及的半导体装置的制造方法的剖视图。图11是表示对比例涉及的半导体装置的剖视图。图12是表示通过器件模拟而调查出的IGBT的单元尺寸和导通电压的关系的图。图13是表示通过器件模拟而调查出的IGBT的单元尺寸和耐压的关系的图。图14是表示通过器件模拟而调查出的对比例涉及的IGBT的耐压保持时的电场分布的图。图15是表示通过器件模拟而调查出的实施方式1涉及的IGBT的耐压保持时的电场分布的图。图16是表示本专利技术的实施方式2涉及的半导体装置的制造方法的剖视图。图17是表示本专利技术的实施方式3涉及的半导体装置的剖视图。图18是表示本专利技术的实施方式4涉及的半导体装置的剖视图。具体实施方式参照附图对本专利技术的实施方式涉及的半导体装置及其制造方法进行说明。对相同或对应的结构要素标注相同的标号，有时省略重复的说明。实施方式1.图1是表示本专利技术的实施方式1涉及的半导体装置的俯视图。在IGBT的晶体管区域1的外周，形成有用于保持耐压的末端区域2。在向IGBT的发射极-集电极间施加了电压时，在末端区域2耗尽层横向延伸，使晶体管区域1的端部的电场得到缓和。图2是表示本专利技术的实施方式1涉及的半导体装置的剖视图。在除了末端区域2等无效区域以外的晶体管区域1整体，在n型半导体衬底3的表面侧形成有p型基极层4，在该p型基极层4之下形成有n+型层5。n+型层5具有比n型半导体衬底3高的杂质浓度。在p型基极层4之上形成有n+型发射极层6和p+型接触层7。在晶体管区域1处，在n型半导体衬底3的表面侧形成有沟槽8、9、10，该沟槽8、9、10将p型基极层4及n+型层5贯穿。在n型半导体衬底3的表面侧形成有p型阱区域11。在沟槽8、9、10内隔着绝缘膜12形成有沟槽栅极电极13。发射极电极14形成于p型基极层4和n+型发射极层6之上，并分别与它们电连接。通过层间绝缘膜15对p型阱区域11和发射极电极14进行绝缘分离。在n型半导体衬底3的背面侧形成有n+型缓冲层16和p+型集电极层17。集电极电极(emitterelectrode)18与p+型集电极层17连接。沟槽8和沟槽9的间隔比沟槽9和沟槽10的间隔窄。n+型发射极层6和p+型接触层7形成于较窄的沟槽8与沟槽9之间的单元区域，形成MOS晶体管的沟道。p型阱区域11形成于较宽的沟槽9与沟槽10之间的哑(dummy)区域。在哑区域，n型半导体衬底3的最表面仅为p型。p型阱区域11与沟槽8、9、10相比深度更深。但是，是以不会影响在较窄的沟槽间区域形成的MOS晶体管的特性的方式配置的。另外，图3是将本专利技术的实施方式1涉及的半导体装置的一部分放大的俯视图。在垂直于n型半导体衬底3的表面进行俯视观察时，多个p型阱区域11存在于相互分离的区域，将沟槽8、9、10的端部包围而相互连接。下面，对本实施方式涉及的半导体装置的制造方法进行说明。图4至图10是表示本专利技术的实施方式1涉及的半导体装置的制造方法的剖视图。首先，如图4所示，使用照片制版技术及注入技术，将B等p型杂质注入至n型半导体衬底3的表面，在晶体管区域1及末端区域2选择性地形成p型阱区域11。由于p型阱区域11需要大于或等于5μm的较深的扩散深度，因此使用MeV注入机以大于或等于1MeV的高能量对杂质进行注入，以能够在衬底内部形成浓度的峰值。接下来，如图5所示，使用照片制版技术及注入技术，在晶体管区域1整体对B等p型杂质进行注入，形成p型基极层4，对P等n型杂质进行注入，形成n+型层5。为了通过工序的削减而降低制造成本，优选通过使用了同一掩模的杂质注入来形成p型基本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具备：n型半导体衬底；p型基极层，其形成于所述n型半导体衬底的表面侧；n型层，其在所述n型半导体衬底的表面侧形成于所述p型基极层之下，具有比所述n型半导体衬底高的杂质浓度；n型发射极层，其形成于所述p型基极层之上；第1、第2及第3沟槽，它们形成于所述n型半导体衬底的表面侧，将所述p型基极层及所述n型层贯穿；沟槽栅极电极，其隔着绝缘膜而形成于所述第1沟槽内；发射极电极，其形成于所述p型基极层和所述n型发射极层之上，与它们分别电连接；p型集电极层，其形成于所述n型半导体衬底的背面侧；集电极电极，其连接于所述p型集电极层；以及p型阱区域，其形成于所述n型半导体衬底的表面侧，所述第1沟槽和所述第2沟槽的间隔比所述第2沟槽和所述第3沟槽的间隔窄，所述n型发射极层形成于所述第1沟槽与所述第2沟槽之间的单元区域，所述p型阱区域形成于所述第2沟槽与所述第3沟槽之间的哑区域，在所述哑区域，所述n型半导体衬底的最表面仅为p型，所述p型阱区域与所述第1、第2及第3沟槽相比深度更深。

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，其特征在于，具备：n型半导体衬底；p型基极层，其形成于所述n型半导体衬底的表面侧；n型层，其在所述n型半导体衬底的表面侧形成于所述p型基极层之下，具有比所述n型半导体衬底高的杂质浓度；n型发射极层，其形成于所述p型基极层之上；第1、第2及第3沟槽，它们形成于所述n型半导体衬底的表面侧，将所述p型基极层及所述n型层贯穿；沟槽栅极电极，其隔着绝缘膜而形成于所述第1沟槽内；发射极电极，其形成于所述p型基极层和所述n型发射极层之上，与它们分别电连接；p型集电极层，其形成于所述n型半导体衬底的背面侧；集电极电极，其连接于所述p型集电极层；以及p型阱区域，其形成于所述n型半导体衬底的表面侧，所述第1沟槽和所述第2沟槽的间隔比所述第2沟槽和所述第3沟槽的间隔窄，所述n型发射极层形成于所述第1沟槽与所述第2沟槽之间的单元区域，所述p型阱区域形成于所述第2沟槽与所述第3沟槽之间的哑区域，在所述哑区域，所述n型半导体衬底的最表面仅为p型，所述p型阱区域与所述第1、第2及第3沟槽相比深度更深。2.根据权利要求1所述的半导体装置，其特征在于，在垂直于所述n型半导体衬底的表面而进行俯视观察时，多个所述p型阱区域存在于相互分离的区域，将所述第1、第2及第3沟槽的端部包围而相互连接。3.根据权利要求1或2所述的半导体装置，其特征在于，所述n型发射极层形成于所述第1沟槽的两侧，在所述第1沟槽的两侧，所述发射极电极与所述p型基极层和所述n型发射极层电连接。4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，还具备哑沟槽栅极电极，该哑沟槽栅极电极隔着绝缘膜而形成在所述第2及第3沟槽内，与所述发射极电极电连接。5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，还具备层间绝缘膜，该层间绝缘膜对所述p型阱区域和所述发射极电极进行绝缘分离。6.根据权利要求1至4中任一项所述的半导体装置，其特征在于，所述p型阱区域与所述发射极电极电连接。7.根据权利要求6所述的半导体装置，其特征在于，所述p型阱区域的杂质浓度...

【专利技术属性】
技术研发人员：铃木健司，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本,JP