一种FPGA中DSP乘法器的复用算法制造技术
A multiplex algorithm for DSP multiplier in FPGA
The present invention relates to FPGA DSP slice multiplier multiplexing algorithm, when the width factor multiplication compared to DSP multiplier is small, will carry out operations multiplier stitching in a certain way, can be multi group multiplication using a DSP multiplier in one clock cycle, to improve the utilization rate of DSP, saving resources.
【技术实现步骤摘要】
一种FPGA中DSP乘法器的复用算法
本专利技术提出一种对FPGA(现场可编程门阵列)中DSPslice(数字信号处理)乘法器的复用算法，属于FPGA算法应用领域。
技术介绍
在通信与信号处理系统中，乘法器是数字运算的重要单元，高性能乘法器是完成高性能实时数据运算和处理的关键。随着FPGA技术的发展，FPGA以其高度的灵活性正在越来越多的替代ASIC和DSP用于信号处理的运算。乘法器作为必不可少的算术逻辑单元，并且往往处于关键延时路径中，乘法运算需要在一个时钟周期内完成，它完成一次乘法操作的周期基本上决定了微处理器的主频，因此高性能的乘法器是现代微处理器及高速数字信号处理中的重要部件。FPGA中给用户提供了硬件乘法器DSPslice，可实现快速的乘法操作，比单纯使用查找表和触发器搭建的乘法器具有更好的时序特性，且不浪费逻辑资源，但是FPGA中提供的DSPslice资源有限，但是我们的工程设计中往往需要大量的乘法器，这时如何更有效的利用DSP中的乘法器资源就显得越来越重要。一个DSP资源可以运算低于指定位宽的乘法，不同的FPGA中提供的DSP乘法器的位宽有所不同，目...
【技术保护点】
一种对FPGA中DSP slice乘法器的复用算法，当要进行乘法运算的因子相较于DSP乘法器的位宽较小时，将要进行运算的乘数按照一定的方式进行拼接，可以在一个时钟周期内使用一个DSP乘法器进行多组乘法运算。
【技术特征摘要】
1.一种对FPGA中DSPslice乘法器的复用算法，当要进行乘法运算的因子相较于DSP乘法器的位宽较小时，将要进行运算的乘数按照一定的方式进行拼接，可以在一个时钟周期内使用一个DSP乘法器进行多组乘法运算。2.根据权利要求1所诉的一种对FPGA中DSPslice乘法器的复用算法，其特征是，对(A+B)(C+D)型乘法运算，各因子的位宽相同，且DSP乘法器的两个乘数的位宽必须一个不小于3倍因子位宽，另一个不小于5倍因子位宽。3.根据权利要求1所诉的一种...
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