一种基于FPGA的64位异步乘法器制造技术

本发明专利技术公开了一种基于FPGA的64位异步乘法器，该64位异步乘法器包括8*64位乘法器，选择器MUX0，选择器MUX1，选择器MUX2，压缩器，计数器Count0，计数器Count1，计数器Count2，若干寄存器，超前进位加法器CLA，以及控制单元，其中，控制单元，采用Click异步控制器组成的流水线，通过异步控制器的握手通讯来分析握手信号，并顺序产生四组触发信号；选择器MUX0、选择器MUX1、选择器MUX2、压缩器、计数器Count0、计数器Count1、计数器Count2、若干寄存器、超前进位加法器CLA根据四组触发信号进行相应的数据传递、压缩、累加运算、输出等处理。本发明专利技术计算速度更快，能耗更低。

【技术实现步骤摘要】
一种基于FPGA的64位异步乘法器
本专利技术涉及一种基于现场可编程门阵列(FPGA)的64位异步乘法器。
技术介绍
自上世纪70年代晶体管技术出现以后，同步设计几乎成为数字系统的设计方法的代名词。但当前的工艺已经趋向制造极限，12纳米向7纳米的转变已经放缓，“极有可能首次背离摩尔定律”(JohnGustafson，AMD首席设计师)。制造工艺的巨大进步所导致的时钟歪斜、电源分布等问题，是同步设计方法的严峻挑战，同步设计方法本身无法提供这些严峻问题的解决方案，只能大量采用GALS(全局异步和局部同步)设计方法，即采用了少量异步电路的多核技术，来缓解上述挑战。现代异步设计引入了基于微流水线设计方法，这种设计方法的核心是异步控制器电路，用于实现握手通讯协议和协调电路功能。相比时钟方案，异步电路采用局部通信模式，以握手协议完成异步控制，不需要庞大的时钟分布网络，解决了时钟扭曲的问题。异步电路空闲时几乎没有功耗，使整个系统的功耗得到有效控制。这种异步设计方法在低功耗、低电磁辐射、低散热、模块化等多个方面优势明显。数字乘法器是一种二进制的算术逻辑单元，因为数字电路系统架构在布尔逻辑之上，所以需本文档来自技高网...

【技术保护点】
一种基于FPGA的64位异步乘法器，其特征在于，该64位异步乘法器包括8*64位乘法器，选择器MUX0，选择器MUX1，选择器MUX2，压缩器，计数器Count0，计数器Count1，计数器Count2，若干寄存器，超前进位加法器CLA，以及控制单元，其中，所述控制单元，采用Click异步控制器组成的流水线，通过异步控制器的握手通讯来分析握手信号，并顺序产生四组触发信号；所述计数器Count0，用于在接收到控制单元的第一组触发信号后，控制选择器MUX0对输入信号在8*64位乘法器中进行运算，运算值分别存到8个寄存器中；所述寄存器，用于存储着上级8*64位乘法器的输出值，在接收到控制单元的第二组...

【技术特征摘要】
1.一种基于FPGA的64位异步乘法器，其特征在于，该64位异步乘法器包括8*64位乘法器，选择器MUX0，选择器MUX1，选择器MUX2，压缩器，计数器Count0，计数器Count1，计数器Count2，若干寄存器，超前进位加法器CLA，以及控制单元，其中，所述控制单元，采用Click异步控制器组成的流水线，通过异步控制器的握手通讯来分析握手信号，并顺序产生四组触发信号；所述计数器Count0，用于在接收到控制单元的第一组触发信号后，控制选择器MUX0对输入信号在8*64位乘法器中进行运算，运算值分别存到8个寄存器中；所述寄存器，用于存储着上级8*64位乘法器的输出值，在接收到控制单元的第二组触发信号后，将8...

【专利技术属性】
技术研发人员：何安平，吴尽昭，刘晓庆，冯广博，郭慧波，熊菊霞，王娟，
申请(专利权)人：何安平，
类型：发明
国别省市：甘肃,62