可重构处理器及可重构处理器的时序控制方法技术

本发明专利技术提出一种可重构处理器及可重构处理器的时序控制方法。该可重构处理器包括可重构单元阵列RCA和控制单元，RCA包括多个可重构单元RC；控制单元，用于生成并向RCA发送时序控制信息；RCA，用于根据时序控制信息执行运算任务，RCA中的RC接收到时序控制信息时开始执行运算，并在运算完毕后，依据预设顺序，在RCA内将时序控制信息传递至下一级RC；当RCA完成时序控制信息对应的运算任务时，销毁时序控制信息，运算任务包括接收到时序控制信息的各级RC所执行的运算。本发明专利技术实施例提高了RCA的运算效率，进而优化了处理器的性能。

Time series control method of reconfigurable processor and reconfigurable processor

This invention proposes a time sequence control method of reconfigurable processor and reconfigurable processor. The reconfigurable processor includes a reconfigurable cell array and RCA control unit, RCA includes a plurality of reconfigurable RC unit; the control unit, used to generate and send RCA timing control information; RCA, according to the time sequence control operation is performed in the RCA task, the RC receives the timing control information and in the beginning of the implementation of operations. After the operation, according to a preset sequence within RCA timing control information is transmitted to the next level of RC; when the RCA completes the corresponding timing control information computing tasks, the destruction of timing control information, including receiving tasks to perform the timing control information at all levels of RC operations. The embodiment of the invention improves the operational efficiency of the RCA, and then optimizes the performance of the processor.

【技术实现步骤摘要】
可重构处理器及可重构处理器的时序控制方法
本专利技术涉及微电子
，尤其涉及一种可重构处理器及可重构处理器的时序控制方法。
技术介绍
密码处理器芯片是一种常用的密码处理装置，主要用于对数据采用加密算法进行加密。密码处理器芯片从体系结构和设计方法上来说主要可分为两大类。第一大类是基于专用集成电路(ApplicationSpecificIntegratedCircuit，ASIC)，第二类是基于指令集结构微处理器(InstructionSetArchitectureProcessor，ISAP)。其中，ASIC方式往往会针对算法做出优化，故而运算速度远超ISAP方式，但ASIC方式在设计完成后，硬件结构不能改变，无法满足密码这种应用场景对灵活性的要求，一旦若被破解只能废弃。而ISAP实现方式的密码处理器最大的优势在功能灵活性上，灵活性的取得往往是以牺牲能量效率为代价的，即此类处理器很难克服能量效率不高的重要缺陷。为了平衡灵活性和能量效率，在ASIC和ISAP的基础上，又出现了可重构处理器，可重构处理器能够在ASIC和ISAP这两种处理器之间取得一定的平衡，从而实现面向应用的最优折衷方本文档来自技高网...

【技术保护点】
一种可重构处理器，其特征在于，所述可重构处理器包括可重构单元阵列RCA和控制单元，所述RCA包括多个可重构单元RC；所述控制单元，用于生成并向所述RCA发送时序控制信息；所述RCA，用于根据所述时序控制信息执行运算任务，所述RCA中的RC接收到所述时序控制信息时开始执行运算，并在运算完毕后，依据预设顺序，在所述RCA内将所述时序控制信息传递至下一级RC；当所述RCA完成所述时序控制信息对应的运算任务时，销毁所述时序控制信息，所述运算任务包括接收到所述时序控制信息的各级RC所执行的运算。

【技术特征摘要】
1.一种可重构处理器，其特征在于，所述可重构处理器包括可重构单元阵列RCA和控制单元，所述RCA包括多个可重构单元RC；所述控制单元，用于生成并向所述RCA发送时序控制信息；所述RCA，用于根据所述时序控制信息执行运算任务，所述RCA中的RC接收到所述时序控制信息时开始执行运算，并在运算完毕后，依据预设顺序，在所述RCA内将所述时序控制信息传递至下一级RC；当所述RCA完成所述时序控制信息对应的运算任务时，销毁所述时序控制信息，所述运算任务包括接收到所述时序控制信息的各级RC所执行的运算。2.根据权利要求1所述的可重构处理器，其特征在于，所述控制单元包括可重构配置管理器RCM；所述RCM，用于解析配置信息，并将解析结果发送至所述RCA，以配置RCA中的至少一部分RC的运算功能。3.根据权利要求2所述的可重构处理器，其特征在于，所述控制单元还包括可重构调度管理器RSM；所述RSM，用于从所述RCM接收配置信息，并根据所述配置信息生成所述时序控制信息，其中所述时序控制信息包括令牌。4.根据权利要求3所述的可重构处理器，其特征在于，所述RSM，还用于当存储器MEM和/或输出先入先出寄存器OFIFO发生阻塞时，停止生成所述令牌，并生成第一阻塞信号；所述RCA，还用于当所述RCA中的RC接收到所述第一阻塞信号时，暂停对应的运算。5.根据权利要求4所述的可重构处理器，其特征在于，所述RCM，还用于当时钟周期到来时未完成本时钟周期的解析时，生成第二阻塞信号；所述RCA，还用于当所述RCA中的RC接收到所述第二阻塞信号时，暂停对应的运算。6.根据权利要求5所述的可重构处理器，其特征在于，所述RSM，还用于当监控到所述RCM生成所述第二阻塞信号时，停止生成所述令牌。7.根据权利要求4所述的可重构处理器，其特征在于，所述RCM，还用于当时钟周期到来时已完成本时钟周期的解析时，将已执行完所述时序控制信息对应运算的RC，切换为下一个运算任务所需的配置。8.根据权利要求1所述的可重构处理器，其特征在于，所述RCA，具体用于当完成所述时序控制信息对应的运算任务时，由所述RCA内最后一个接收到所述时序控制信息的RC，将所述运算任务的执行结果写入所述OFIFO和/或MEM，并销毁所述时序控制信息。9.根据权利要求3所述的可重构处理器，其特征在于，所述RSM，还用于当得到所述RCA的执行结果时，向所述RCM发送每一级RC的释放信号；所述RCM，用于当接收到所述释放信号时，将所述释放信号对应的各级RC切换为下一个运算任务所需的配置。10.根据权利要求1-9中任一项所述的可重构处理器，其特征在于，所述RCA，还用于关闭空闲RC的电源和时钟。11.根据权利要求1-9中任一项所述的可重构处理器，其特征在于，所述预设顺序包括：所述时序控制信息在所述RCA中从上一级RC传递到下一级RC，或者在同一级RC之间任意传递。12.根据权利要求11所述的可重构处理器，其特征在于，每一级RC包括至少一个RC，或者包括至少一行RC，或者包括由至少一个RC构成的子阵列。13.一种可重构处理器的时序控制方法，其特征在于，所述可重构处理器包括可重构单元阵列RCA和控制单元，所述RCA包括多个可重构...

【专利技术属性】
技术研发人员：刘雷波，吴有余，魏少军，
申请(专利权)人：清华大学，
类型：发明
国别省市：北京,11