一种改善超结MOSFET UIS能力的版图结构制造技术

本实用新型专利技术涉及一种改善超结MOSFET UIS能力的版图结构，与一般功率MOS的版图框架一样，包括有源区、终端区、栅极压焊点、源极压焊点和栅极总线，其终端区位于所述有源区的外围，栅极压焊点、源极压焊点和栅极总线分布于有源区内，其中：在有源区的元胞部分，使接触孔只覆盖在P+body区，与源极N+区隔开a间距。本实用新型专利技术在不改变工艺条件，不增加工艺步骤，只是微调版图中接触孔布局的方案，可以有效的改善器件抗UIS能力，提高器件的可靠性。

A layout structure for improving super junction MOSFET UIS capability

The utility model relates to an improved structure of MOSFET super junction layout UIS capacity, and Layout Framework of general power MOS, including active region, terminal area, gate pad and source pad and gate bus, peripheral is located in the active region of the terminal area, gate pressure welding point, source pressure the solder joint and the gate bus distribution in the active region, including: in the cellular part of the active region, the contact hole is covered only in the P+body region and the source region of N+ from a space. The utility model does not change in the process conditions, not to increase the process steps, just fine-tuning layout contact hole layout, the devices can be improved and effective anti UIS ability, improve the reliability of the device.

【技术实现步骤摘要】
一种改善超结MOSFETUIS能力的版图结构
本技术涉及一种改善超结MOSFETUIS能力的版图结构。
技术介绍
近几十年半导体技术的高速发展，使功率半导体器件的结构和性能得到了不断的完善，尤其是功率MOSFET。功率MOSFET作为开关器件，由于是多子器件，其开关功耗相对较小，而通态功耗则比较高，要降低通态功耗，就需要降低功率MOSFET的导通电阻；而常规的平面栅VDMOS的导通电阻受到漂移区电阻的限制，很容易达到理论极限。超结MOSFET在此基础上应运而生，其结构上采用交替排列的PN结代替低掺杂漂移区作为耐压层，在高压下，超结MOSFET的漂移区会完全耗尽，因此在不影响击穿电压的情况下，提高了漂移区的掺杂浓度，导通电阻得到了明显的降低。半导体技术是利用光刻技术把固定图形转移到晶圆上的技术，版图上的布局布线对器件的性能有十分重要的影响。功率MOS的布局从整体上看，一般分为有源区（也叫元胞区）和终端区；有源区主要由一系列并联的元胞（cell）形成，终端区主要分布在有源区四周，在有源区中还分布着栅极和源极的压焊点。器件的UIS能力是代表功率MOSFET器件强健性的重要指标。元胞本身结构设计的好坏直接影响了整个芯片的UIS能力。而版图上的其他关键的部位，如gate-finger、gate-pad、倒角等。这些部位的设计不合理，也很可能导致电流的局部集中，从而发生局部的热奔，对整个器件的UIS能力有很大影响。版图中的接触孔（contact）作为源极电流的引出点，为防止寄生晶体管（如图1）的导通（集电结反偏，发射结正偏），一般接触孔需要开在源极N+区（寄生晶体管的发射极）和P+body区（寄生晶体管的基极）上，这样的话寄生晶体管的基极和发射极形成短路，二者属于等电位，抑制了发射结的正偏！但事实上当有电流流过发射结时，由于P+body区电阻（即基区电阻）的存在，发射结两端仍然会有一个电位差，当电流足够大时，这个电位差足以促使发射结正偏，使寄生晶体管导通，导致器件烧毁，影响了器件的UIS能力，而超结MOSFET由于Ppillar的存在，其寄生晶体管的基区更大，电流流过时基区电阻导致的电位差也更大，更容易发生寄生晶体管导通，因此其更容易出现UIS烧毁的现象。如图2所示，一般功率MOS的版图框架一样，包括有源区100、终端区200、栅极压焊点500（gatepad）、源极压焊点400（sourcepad）和栅极总线300（gatebus），其终端区200位于所述有源区100的外围，栅极总线300（gatebus）、栅极压焊点500（gatepad）和源极压焊点400（sourcepad）合理分布于有源区100内，以实现各自的功能。如图1和图3所示，一般功率MOS的版图中，接触孔都开在源极N+区和P+body区上，连接了N+源区和P+body区，在形成N+源区良好接触的同时使二者形成短路，这样可以防止寄生晶体管的导通，但是由于P+body区（基区）电阻的存在，尤其是超结MOS，其寄生晶体管仍然可以导通，为了防止其导通，一般都是设法提高P+body区的浓度，减小基区电阻，但是P+body区浓度的变化会直接影响到器件的其他参数，会整体影响器件的性能。其中，如图1及图2所示,元胞10（Cell）：组成有源区100的最小单元结构，也是功率MOS的主要功能结构和核心单元；如图1所示,接触孔11’（Contact）是在元胞10的层间介质层15（ILD）上开的窗口，利用淀积金属层14把所有元胞10的源极进行并联；如图2所示，有源区100设在版图中心区域，也是器件的工作区域，由同一结构的元胞10并联构成；终端区10分布于版图四周，围绕着有源区100一周以保证器件有足够的耐压；压焊点（Pad）在芯片钝化层上开的窗口，用以引出电极与框架相连，至少包含源极压焊点400（Sourcepad）和栅极压焊点500（Gatepad），与封装体形成电气连接。如图3所示，一般为了与源极形成良好的接触，接触孔11’（Contact）需要开在P+body区12和源极N+区13二者之上，使寄生晶体管16的发射结短路，但是由于P+body区12电阻（寄生晶体管16的基区电阻）的存在，其短路的效果并不是很理想。
技术实现思路
本技术的目的在于：提供一种改善超结MOSFETUIS能力的版图结构，在原版图基本框架不变的情况下，可以进一步的抑制寄生晶体管的导通，防止器件因其导通而烧毁，提高器件抗UIS的能力。为了解决上述技术问题，本技术的技术方案如下：一种改善超结MOSFETUIS能力的版图结构，与一般功率MOS的版图框架一样，包括有源区、终端区、栅极压焊点（gatepad）、源极压焊点（sourcepad）和栅极总线（gatebus），其终端区位于所述有源区的外围，栅极压焊点（gatepad）、源极压焊点（sourcepad）和栅极总线（gatebus）合理分布于有源区内，以实现各自的功能，只是在有源区的元胞部分对接触孔（Contact）做了一个调整，在版图布局中，使接触孔Contact只覆盖在P+body区，与源极N+区隔开a间距。本技术原理是：通过微调接触孔的位置，当有电流流过时，电流更多是通过P+bady区上方流出，由于P+body区的电位是低于N+源区的（发射极反偏），进一步抑制了寄生晶体管发射结正偏，防止了因晶体管导通而发生器件UIS烧毁。本技术提供根据上述版图结构制备超结MOSFET的方法，按下述步骤：超结MOSFET依序完成P-pillar区、P+body区、源极N+区、栅极氧化层、poly层，形成各个功能区后，在表面淀积一层间介质层作为隔离层，并在层间介质层上开接触孔；该接触孔开在P+body区上，而与源极N+区有间隙。本技术的优越性在于：在不改变工艺条件，不增加工艺步骤，只是微调版图中接触孔（Contact）布局的方案，可以有效的改善器件抗UIS能力，提高器件的可靠性。附图说明图1为超结MOSFET元胞结构剖面示意图；图2为一般功率MOS版图布局示意图；图3为一般功率MOS元胞版图中接触孔的布局示意图；图4为本技术功率MOS元胞版图中接触孔的布局示意图；图1、图3和图4中：10——元胞；11、11’——接触孔；12——P+bady区；13——源极N+区14——金属层；15——层间介质层；16——寄生晶体管；17——poly层；18——P-pillar区；图2中：100——有源区；200——终端区；300——栅极总线；400——源极压焊点；500——栅极压焊点。具体实施方式下面结合附图和具体实施方式对本技术进行详细说明。本技术一种改善超结MOSFETUIS能力的版图结构，与一般功率MOS的版图框架一样，如图2所示，包括有源区100、终端区200、栅极总线300、源极压焊点400和栅极压焊点500，其终端区200位于所述有源区100的外围，栅极压焊点500、源极压焊点400和栅极总线300分布于有源区100内，其中：在有源区100的元胞10部分，使接触孔11只覆盖在P+body区12，与源极N+区13隔开a间距，如图4所示。有些功率MOS为了使电流分布更均匀，也会在有源区100中间布置一条或者更多的栅极总线本文档来自技高网...

【技术保护点】
一种改善超结MOSFET UIS能力的版图结构，与一般功率MOS的版图框架一样，包括有源区、终端区、栅极压焊点、源极压焊点和栅极总线，其终端区位于所述有源区的外围，栅极压焊点、源极压焊点和栅极总线分布于有源区内，其特征在于：在有源区的元胞部分，使接触孔Contact只覆盖在P+ body区，与源极N+区隔开a间距。

【技术特征摘要】
1.一种改善超结MOSFETUIS能力的版图结构，与一般功率MOS的版图框架一样，包括有源区、终端区、栅极压焊点、源极压焊点和栅极总线，其终端区位于所述有源区...

【专利技术属性】
技术研发人员：任杰，苏海伟，
申请(专利权)人：上海长园维安微电子有限公司，
类型：新型
国别省市：上海,31