一种并行通信方法技术

本发明专利技术公开了一种并行通信方法，用于并行通信的总线连接在一主机与一从机之间，该总线包括一地址数据总线、一读写选择线及一使能锁存线，通信时，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线写数据或读数据；写数据时，主机改变所述读写选择线的电平，使从机获悉主机通过所述地址数据总线写数据完毕以输入主机输出的写数据；读数据时，主机改变所述读写选择线的电平，使从机获悉主机释放所述地址数据总线完毕以输出读数据给主机。采用该并行通信方法需要主机的引脚数较少、时序环节少、时序宽松且无逻辑冲突，满足用户需求。

A parallel communication method

The invention discloses a method for parallel communication, parallel communication bus connected to a host computer and a slave, the address bus comprises a data bus and a read write select line and a latch enable line, communication, the host through the control level latch line is valid or invalid, so from the machine to enter or exit the communication state; the host by controlling the read and write selection level line, from the machine learned by the host needs to address data bus write data or read data; write data, the host level to change the read and write select line, the machine was informed by the host from the address data bus write data to write data input and output end host; read data, the host level to change the read and write select line, the release of the host machine learned from the address data bus to output data to the host is read . Using this parallel communication method requires less host pins, less time sequence, loose timing and no logical conflict, which meets the needs of users.

【技术实现步骤摘要】
一种并行通信方法
本专利技术涉及数字电路系统通信领域，尤其涉及一种并行通信方法。
技术介绍
近些年来，许多应用把主机(如MCU)与从机(如FPGA)配合起来成为最佳搭档。比如，MCU负责系统初始化、参数和端口配置等低速功能，FPGA负责数据处理、存取和传输等高速功能。那么此时MCU与FPGA之间的通信问题变得非常突出。FPGA属于可编程器件，引脚的功能允许任意定义，引脚数通常也足够多，而且，FPGA本质上是一种硬件，它能够实现严格的时序控制。因此，设计MCU与FPGA通信总线的关键点或者说瓶颈在于MCU的特性。现有的MCU由于把程序存储器和数据存储器集成到片内，已不需要再扩展外部存储器，因此几乎所有的MCU(尤其是低端MCU)都取消了传统的地址总线和数据总线，引脚I/O均为标准的外设接口，此做法大大提高了MCU的易用性、高效性和灵活性。但诸多的标准外设接口并没有一种是专门用于与FPGA进行互联的，因而通过控制普通I/O端口实现与FPGA通信成为最简单可行的方法。另外，由于高速、大容量的处理任务交给了FPGA独立完成，总线上并没有高负荷的数据吞吐。因此它对于速度和实时性的要求不高，主要本文档来自技高网...

【技术保护点】
一种并行通信方法，其特征在于，用于并行通信的总线连接在一主机与一从机之间，该总线包括一地址数据总线、一读写选择线及一使能锁存线，通信时，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线写数据或读数据；写数据时，主机改变所述读写选择线的电平，使从机获悉主机通过所述地址数据总线写数据完毕以输入主机输出的写数据；读数据时，主机改变所述读写选择线的电平，使从机获悉主机释放所述地址数据总线完毕以输出读数据给主机。

【技术特征摘要】
1.一种并行通信方法，其特征在于，用于并行通信的总线连接在一主机与一从机之间，该总线包括一地址数据总线、一读写选择线及一使能锁存线，通信时，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线写数据或读数据；写数据时，主机改变所述读写选择线的电平，使从机获悉主机通过所述地址数据总线写数据完毕以输入主机输出的写数据；读数据时，主机改变所述读写选择线的电平，使从机获悉主机释放所述地址数据总线完毕以输出读数据给主机。2.根据权利要求1所述的并行通信方法，其特征在于，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线写数据，写数据时，主机改变所述读写选择线的电平，使从机获悉主机通过所述地址数据总线写数据完毕以输入主机输出的写数据的具体步骤包括：所述主机通过所述地址数据总线输出地址；所述主机控制所述读写选择线的电平对应为写有效；所述主机控制所述使能锁存线的电平有效，所述从机检测所述使能锁存线的电平有效时进入通信状态，所述从机采样所述主机输出的地址并识别所述读写选择线的电平以获悉所述主机需要写数据；所述主机通过所述地址数据总线写入数据；所述主机写数据完毕后改变所述读写选择线的电平，所述从机检测所述读写选择线的电平改变时，通过所述地址数据总线采样所述主机写入的数据；所述主机控制所述使能锁存线的电平无效，所述从机检测所述使能锁存线的电平无效时，退出通信状态。3.根据权利要求1所述的并行通信方法，其特征在于，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择...

【专利技术属性】
技术研发人员：郑俭锋，
申请(专利权)人：深圳市奈瑞特科学技术有限公司，
类型：发明
国别省市：广东,44