一种基于FPGA的并行总线自动补偿方法技术
A parallel bus automatic compensation method based on FPGA
The invention discloses a parallel bus automatic compensation method based on FPGA embedded system, relates to communication technology field; parallel bus before normal operation, using low level signal processor in a parallel bus for FPGA sampling, then a high electric mail number for FPGA sampling in parallel bus; FPGA access level variation time all signal lines the level change to a time parallel signal line in the bus as a reference time; in the parallel bus during normal operation, according to the FPGA reference time, sampling time on other parallel bus signal lines respectively for clock compensation.
【技术实现步骤摘要】
一种基于FPGA的并行总线自动补偿方法
本专利技术公开一种总线自动补偿方法，涉及嵌入式系统通信
，具体地说是一种基于FPGA的并行总线自动补偿方法。
技术介绍
总线Bus是计算机各种功能部件之间传送信息的公共通信干线，它是由导线组成的传输线束，按照计算机所传输的信息种类，计算机的总线可以划分为数据总线、地址总线和控制总线，分别用来传输数据、数据地址和控制信号。而并行总线由于信号线数量多，信号传输延时不统一等特点，会出现总线采样时信号不同步现象，容易出现个别信号采样失败问题，尤其在总线频率较高时，会导致误码，数据传输不可靠等问题的发生。本专利技术提供一种基于FPGA的并行总线自动补偿方法，利用FPGA与处理器之间通过并行总线通信，FPGA通过采样处理器发出的已知信号获取信号延时信息，并依据信号延时信息对信号采样时间进行补偿，确保信号可靠采样。FPGA（Field－ProgrammableGateArray），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既...
【技术保护点】
一种基于FPGA的并行总线自动补偿方法，其特征是在并行总线正常运行之前，利用处理器在并行总线上发出低电平信号供FPGA采样，再在并行总线上发出高电平信号供FPGA采样；FPGA获取所有信号线上的电平变化时刻，以并行总线中的一条信号线上的电平变化时刻为基准时刻；在并行总线正常运行时，FPGA根据基准时刻，对并行总线上其他信号线的采样时间分别进行时钟补偿。
【技术特征摘要】
1.一种基于FPGA的并行总线自动补偿方法，其特征是在并行总线正常运行之前，利用处理器在并行总线上发出低电平信号供FPGA采样，再在并行总线上发出高电平信号供FPGA采样；FPGA获取所有信号线上的电平变化时刻，以并行总线中的一条信号线上的电平变化时刻为基准时刻；在并行总线正常运行时，FPGA根据基准时刻，对并行总线上其他信号线的采样时间分别进行时钟补偿。2.根据权利要求1所述的方法，其特征是所述FPGA通过自带时钟信号或所述处理器并行总线接口开出的时钟信号对并行总线信号采样。3.根据权利要求2所述的方法，其特征是所述时钟信号频率是并行总线信号频率的2倍以上。4.根据权利要求2所述的方法，其特征是所述FPGA使用CLK信号对所有信号线上的电平信号进行采样。5.根据权利要求1-4任一所述的方法，其特征是所述处理器为带有外部...
【专利技术属性】
技术研发人员：曹刚，秦刚，朱书杉，
申请(专利权)人：山东超越数控电子有限公司，
类型：发明
国别省市：山东,37
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