用于在串行数据信号中对准和减少歪斜的技术制造技术

一种电路，包括第一对准器电路、第二对准器电路和去歪斜电路。第一对准器电路操作用于将第一输入串行数据信号与第一控制信号对准以生成第一对准串行数据信号。第二对准器电路操作用于将第二输入串行数据信号与第一控制信号对准以生成第二对准串行数据信号。去歪斜电路操作用于减少第一对准串行数据信号与第二对准串行数据信号之间的歪斜以生成第一输出串行数据信号和第二输出串行数据信号。

Technique for alignment and skew reduction in serial data signals

A circuit includes a first aligner circuit, a second aligner circuit, and a skew deflection circuit. The first aligner circuit operation is used to align the first input serial data signal with the first control signal to generate the first alignment serial data signal. The second aligner circuit operates to align the second input serial data signal with the first control signal to generate the second aligned serial data signal. The de skewing circuit operation is used to reduce the skew between the first alignment serial data signal and the second aligned serial data signal to generate the first output serial data signal and the second output serial data signal.

【技术实现步骤摘要】
用于在串行数据信号中对准和减少歪斜的技术本申请是申请号为201310340176.7、申请日为2013年08月01日、专利技术名称为“用于在串行数据信号中对准和减少歪斜的技术”的专利技术专利申请的分案申请。
本专利技术涉及电子电路，并且尤其涉及用于在串行数据信号中对准和减少歪斜的技术。
技术介绍
现场可编程门阵列(FPGA)集成电路包括输入/输出(I/O)区域、可编程逻辑电路区域和可编程互连资源，可编程互连资源可以用来将可编程逻辑电路区域彼此互连以及与I/O区域互连。通过恰当地编程或者配置可编程逻辑电路和可编程互连资源，用户可以配置FPGA来执行所需功能。I/O区域也可以是可编程的。FPGA的互连资源可以包括全局互连资源、区域互连资源和局部互连资源，全局互连资源向集成电路的许多不同部分传递信号以及在集成电路的许多不同部分当中传递信号，区域互连资源在集成电路的很大一部分(但是少于全部)内传递信号，局部互连资源在可编程逻辑电路的分组内传递信号。FPGA在尺寸和能力方面持续增大。许多FPGA具有在I/O区域中的大量通道，这些通道与外部设备接收和传送数据信号。然而，随着在FPGA上的通道的数目增加，包括信号线以及开关或布线资源二者以产生所需信号路径的互连资源的量也已增加。在许多电流FPGA中，互连资源消耗集成电路的裸片面积的很大一部分。数以千计的接线可以用来将多个FPGA彼此连接以及与电路板上的其它集成电路连接。
技术实现思路
根据在此描述的一些实施例，电路包括第一对准器电路和第二对准器电路以及去歪斜电路。第一对准器电路可操作用于将第一输入串行数据信号与控制信号对准以生成第一对准串行数据信号。第二对准器电路可操作用于将第二输入串行数据信号与控制信号对准以生成第二对准串行数据信号。去歪斜电路可操作用于减少第一对准串行数据信号和第二对准串行数据信号以生成第一输出串行数据信号和第二输出串行数据信号。通过考虑以下详细描述和附图，本专利技术的各种目的、特征和优势将变得明显。附图说明图1图示根据本专利技术的实施例的数据传输系统的示例。图2图示根据本专利技术的实施例的通过插入器连接的两个集成电路的示例。图3图示根据本专利技术的实施例的对准和去歪斜电路的示例。图4图示根据本专利技术的实施例的对准器电路的示例。图5图示根据本专利技术的实施例的生成在图4的对准器电路中所使用的控制信号的控制电路的示例。图6是根据本专利技术的实施例的图示用于与图3的对准和去歪斜电路关联的信号的示例性波形的时序图。图7图示根据本专利技术的实施例的去歪斜电路的示例。图8是可以包括本专利技术的实施例的现场可编程门阵列(FPGA)的简化部分框图。图9示出可以体现本专利技术的技术的示例性数字系统的框图。具体实施方式可以通过导线在集成电路上或者在集成电路之间串行传送多个数据信号。例如，可以跨集成电路裸片传送多个串行数据信号。作为另一示例，可以通过插入器从一个集成电路向另一集成电路串行传送数据信号。串行而非并行传送数据信号减少了用来传送数据信号的导线的数目并且减少了布线拥塞。然而，如果用来串行传送数据信号的导线具有不同长度，那么当数据信号到达它们的目的地时数据信号可能相对于彼此而被歪斜。根据此处描述的一些实施例，在接收电路处基于共同的控制信号对准已经被串行传送的数据信号并且相对于彼此去歪斜。图1图示根据本专利技术的实施例的数据传输系统100的示例。数据传输系统100包括输入/输出(I/O)电路101和电路110。I/O电路101和电路110通过导线121-124连接。在一个实施例中，I/O电路101、电路110和导线121-124在相同集成电路裸片中。在该实施例中，I/O电路101和电路110在集成电路裸片的两个分离的区域中。在另一实施例中，I/O电路101和电路110在两个分离的集成电路裸片中并且导线121-124是外部布线导体。I/O电路101包括接收器电路102、发射器电路103、对准和去歪斜电路104以及时钟倍频器单元(CMU)105。作为示例，I/O电路101可以是集成电路中的高速串行接口(HSSI)电路。作为另一示例，I/O电路101可以是存储器集成电路中的存储器接口电路。电路110包括数据电路111、对准和去歪斜电路112、时钟树113、反串行化器(DESER)电路114、串行化器电路115、数据电路116和时钟树117。作为示例，电路110可以在现场可编程门阵列集成电路中，并且数据电路111和116可以包括可编程逻辑电路。作为另一示例，电路110可以在存储器集成电路中，并且数据电路111和116可以是存储器电路。N个输入数据信号DATAIN被传送到I/O电路101中的接收器电路102的输入。N可以是大于1的任何整数。每个输入数据信号DATAIN被串行传送到接收器电路102。输入数据信号DATAIN指示输入数据的集合。在一个实施例中，接收器电路102包括N个时钟数据恢复电路。接收器电路102中的每个时钟数据恢复电路接收串行输入数据信号DATAIN中的不同串行输入数据信号。接收器电路102中的每个时钟数据恢复电路使用时钟数据恢复技术基于在该时钟数据恢复电路处接收的串行输入数据信号来生成恢复的时钟信号。接收器电路102通过N个导线121向对准和去歪斜电路112提供输入数据作为N个数据信号DATARX[1：N]。通过导线121中的一个导线向电路112串行传送数据信号DATARX[1：N]中的每个数据信号。接收器电路102通过导线122向对准和去歪斜电路112提供恢复的时钟信号中的一个恢复的时钟信号作为时钟信号RCLK。对准和去歪斜电路112基于共同的控制信号对准由数据信号DATARX[1：N]指示的输入数据，并且减少数据信号DATARX[1：N]之间的歪斜以生成N个串行去歪斜数据信号DATAW。反串行化器电路114将串行去歪斜数据信号DATAW转换成并行数据信号DATAY。数据信号DATAY指示与数据信号DATARX[1：N]相同的输入数据。数据信号DATAY被提供到数据电路111。在一个实施例中，串行数据信号DATARX[1：N]的数目N基本上少于并行数据信号DATAY的数目，并且因此串行数据信号DATARX[1：N]比并行数据信号DATAY使用更少的用于传输的导线，从而减少布线拥塞。对准和去歪斜电路112基于时钟信号RCLK来生成时钟信号YCLK。时钟信号YCLK通过时钟树113被提供到数据电路111作为时钟信号ZCLK。数据电路111可以是存储或者处理数据的任何类型的电路。例如，数据电路111可以是存储由信号DATAY指示的数据的存储器电路或者处理由信号DATAY指示的数据的处理电路。数据电路116响应于时钟信号XCLK而向串行化器电路115并行提供一组数据信号DATAZ。数据电路116可以是存储或者处理数据的任何类型的电路。例如，数据电路116可以是存储由信号DATAZ指示的数据的存储器电路或者处理由信号DATAZ指示的数据的处理电路。CMU电路105包括生成时钟信号SCLK和ACLK的锁相环电路。时钟信号SCLK和ACLK可以具有相同频率或者不同频率。通过导线124向串行化器电路115提供时钟信号SCLK。串行化器电路115使用分频器电路生成时钟信号WCLK，该分频器电路划分时钟信号SCL本文档来自技高网...

【技术保护点】
一种用于对准数据的对准器电路，所述对准器电路包括：第一存储电路，其响应于第一控制信号和第二控制信号而将输入串行数据信号的值存储作为第一存储信号；第二存储电路，其响应于所述第一控制信号和所述第二控制信号而将所述第一存储信号的值存储作为第二存储信号；第一复用器电路，其在复用输入处接收所述第二存储信号，并且基于所述第一存储信号和所述第二存储信号来选择经选择的信号；以及第三存储电路，其响应于所述第一控制信号而将所述经选择的信号的值存储作为对准的串行数据信号，其中所述对准器电路将由所述输入串行数据信号指示的数据与所述第一控制信号对准，以生成所述对准的串行数据信号。

【技术特征摘要】
2012.08.03 US 13/566,8821.一种用于对准数据的对准器电路，所述对准器电路包括：第一存储电路，其响应于第一控制信号和第二控制信号而将输入串行数据信号的值存储作为第一存储信号；第二存储电路，其响应于所述第一控制信号和所述第二控制信号而将所述第一存储信号的值存储作为第二存储信号；第一复用器电路，其在复用输入处接收所述第二存储信号，并且基于所述第一存储信号和所述第二存储信号来选择经选择的信号；以及第三存储电路，其响应于所述第一控制信号而将所述经选择的信号的值存储作为对准的串行数据信号，其中所述对准器电路将由所述输入串行数据信号指示的数据与所述第一控制信号对准，以生成所述对准的串行数据信号。2.根据权利要求1所述的对准器电路，还包括：控制电路，其按照训练模式，在所述输入串行数据信号中生成的脉冲期间，引起所述复用器电路选择所述第二存储信号中的、指示所述输入串行数据信号的预定值的其中一个第二存储信号作为所述经选择的信号。3.根据权利要求2所述的对准器电路，其中所述控制电路确定所述第一存储信号和所述第二存储信号中具有相同逻辑状态的两个中间位，并且其中所述控制电路生成指示所述第二存储信号中具有所述两个中间位之一的一个第二存储信号的选择信号。4.根据权利要求3所述的对准器电路，其中所述复用器电路选择所述第二存储信号中由所述选择信号指示的信号作为经选择的信号。5.根据权利要求1所述的对准器电路，还包括：计数器电路，其响应于时钟信号而生成计数信号；第一比较器电路，其基于所述计数信号和第一参考信号来生成所述第一控制信号；以及第二比较器电路，其基于所述计数信号和第二参考信号来生成所述第二控制信号，其中所述第一控制信号和所述第二控制信号是周期信号。6.根据权利要求1所述的对准器电路，其中所述第一存储电路响应于所述第一控制信号、所述第二控制信号和第三控制信号而将所述输入串行数据信号的值存储作为所述第一存储信号的三个存储信号。7.一种减少串行数据信号之间的歪斜的去歪斜电路，所述去歪斜电路包括：第一移位寄存器电路，其将第一输入串行数据信号的值存储作为第一存储信号；第二移位寄存器电路，其将第二输入串行数据信号的值存储作为第二存储信号；检测器电路，其基于所述第一存储信号和基于所述第二存储信号来生成第一选择信号和第二选择信号；第一复用器电路，其基于所述第一选择信号，来提供被存储于所述第一移位寄存器电路中的所述第一存储信号之一作为第一输出串行数据信号；以及第二复用器电路，其基于所述第二选择信号，来提供被存储于所述第二移位寄存器电路中的所述第二存储信号之一作为第二输出串行数据信号，其中所述去歪斜电路减少所述第一输入串行信号和所述第二输入串行信号之间的歪斜，以生成所述第一输出串行数据信号和所述第二输出串行数据信号。8.根据权利要求7所述的去歪斜电路，其中所述检测器电路响应于所述第一输入串行数据信号和所述第二输入串行数据信号中的训练模式，基于所述第一存储信号和所述第二存储信号中的哪一个在预定义逻辑状态中，来生成所述第一选择信号和所述第二选择信号。9.根据权利要求8所述的去歪斜电路，其中所述检测器电路生成用于所述第一选择信号的逻辑状态，所述第一选择信号引起所述第一复用器电路选择被存储在所述第一移位寄存器电路中的所述第一存储信号中具有所述预定义逻辑状态的一个第一存储信号，作为所述第一输出串行数据信号。10.根据权利要求9所述的去歪斜电路，其中所述检测器电路生成用于所述第二选择信号的逻辑状态，所述第二选择信号引起所述第二复用器电路选择被存储在所述第二移位寄存器电路中的所述第二存储信号中具有所述预定义逻辑状态的一个第二存储信号，作为所述第二输出串行数据信号。11.根据权利要求8所述的去歪斜电路，其中所述检测器电路在所述第一输入串行数据信号和所述第二输入串行数据信号中的数据传输期间，维持所述第一选择信号和所述第二选择信号的所述逻辑状态。12.根据权利要求7所述的去歪斜电路，还包括：第三移位寄存器电路，其将第三输出串行数据信号的值存储作为第...

【专利技术属性】
技术研发人员：R·文卡塔，H·吕，A·扎利兹亚克，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国,US