本发明专利技术涉及一种适合于FPGA实现的高速通信并行数字调制方法，是通过将待传输的高速比特流串并转换为低速并行比特流，将所述低速并行比特流进行星座图符号映射，得到并行数据；然后对并行数据分别进行高速并行成型滤波，再进行并行数字上变频得到并行低中频调制信号；最后将并行低中频调制信号转换为模拟信号发送出去；本发明专利技术通过全并行技术设计了一套利于FPGA实现的高速调制方法，该方法具有硬件资源消耗小，易于FPGA流水线实现，可以突破器件速率限制，在较低的器件时钟频率下实现极高的数据调制等优点；通过在实际硬件平台上的测试表明，基于本调制构架，可以在156.25MHz的时钟频率下实现5Gbps的数据调制。
【技术实现步骤摘要】
一种适合于FPGA实现的高速通信并行数字调制方法
本专利技术涉及数字通信中的一种数据调制方法，具体是一种适合于FPGA实现的高速通信并行数字调制方法。
技术介绍
随着信息技术、通信技术的快速发展及航空、航天技术的进步，人们对信息量的需求也越来越大，各个领域都对信息量及信息的传输速率提出了越来越高的要求。无线数据服务方面，4G网络、视频会议、高清电视(HDTV)、3D娱乐等高服务质量宽带多媒体服务需求的日益突出，对个人服务无线网络，以及主干服务卫星如通信广播卫星、移动通信卫星、数字音频广播卫星等都提出了更高的数据传输速率要求。随着遥感分辨率的提高，各种遥感卫星、气象卫星、资源探测卫星、空间SAR、数据中继卫星等星间或星地通信中需要传输的大量高质量图片数据和其他各种探测及应用数据，其数据量也在成倍甚至成数量级增长。这些星间、星地、空空、空地间的数据传输对数据速率的要求从以前的数十Mbps、数百Mbps激增到了数Gbps甚至数十Gbps。研究表明，在过去的25年里，无线通信对通信速率的需求以摩尔定律的方式增长，即每18个月翻一番。按照这种趋势，未来10年内无线数据传输率将达到5-15Gbps。然而目前的通信系统并不能提供足够高的数据传输速率以满足未来的需要，因此对高速通信技术的研究显得十分迫切。高速调制解调器的性能决定了通信系统的数据传输能力，而现有主流调制解调设备处理的数据率已经不能满足日益增长的高速数据传输的要求，因此需要对超高速调制解调技术进行研究，突破超高速调制解调的关键技术，为超高速数据的可靠传输提供理论依据和实现手段，以满足通信中日益增长的实时、海量数据传输需求。目前的数字调制器基本采用的都是串行调制构架，调制速率的提高依靠FPGA、DSP等数字器件主时钟频率的提高。而目前这类器件的时钟频率对于现在的需求而言，速率低、时钟频率低，已经很难提高，因此为了进一步提高调制速率，需要研究一些新的调制构架。
技术实现思路
本专利技术针对高速调制技术，旨在提出一种适合于FPGA实现的高速通信并行数字调制方法，该方法采用算法级全并行方式，适合于FPGA流水线实现，采用数字中频调制，相比于传统的串行调制，可以突破器件速率限制，在较低的器件时钟频率下、以较少的硬件资源增量、极大地提高调制速率，实现高码率调制。本专利技术的技术方案如下：一种适合于FPGA实现的高速通信并行数字调制方法，其特征在于步骤如下：步骤一，首先将待传输的Rb(Gbps)码率比特流经过串并转换为N路Rb/N(GHz)的低速并行比特流，其中，N为M的倍数，M为正整数；步骤二，随后将所述低速并行比特流进行调制阶数为M的星座图符号映射，得到N/M路Rb/N(GHz)的并行I、Q数据，即同相和正交分量数据；步骤三，然后对I、Q数据分别进行K倍升采样的高速并行成型滤波，对高速并行成型滤波后的KN/M路Rb/N(GHz)的并行I、Q数据进行并行数字上变频得到并行低中频调制信号，其中，K为正整数(K和M可以取相同数值)；步骤四，最后将得到的并行低中频调制信号通过Rb*K/M(Gsps)高速数模转换芯片DAC转换为模拟信号发送出去。步骤三中，所述高速并行成型滤波是对基于K倍升采样的成型滤波进行一次多相分解。这里以K＝4为例进行分析，其它倍数的升采样也可以进行类似的分解。具体分解原理为：设步骤二中得到的I、Q数据流，即输入数据流为：x(n)＝[x1,x2,…]T其中，x1，x2，…等为输入数据流序列，T为转置运算符，n为时间索引；则4倍升采样后为：x'(n)＝[0,0,0,x1,0,0,0,x2,...]T其中，x'(n)表示为4倍升采样后数据流；当K倍升采样时，上述x'(n)中的x1与x2之间有K-1个零。设高速并行成型滤波系数为h(n)＝[h0,h1,...,h31]T，则高速并行成型滤波后数据可表示为：y(n)＝h(n)*x'(n)将y(n)展开可得到：y(1)＝x1h28+x2h24+…+x8h0y(2)＝x1h29+x2h25+…+x8h1y(3)＝x1h30+x2h26+…+x8h2y(4)＝x1h31+x2h27+…+x8h3由此可知，4倍升采样的成型滤波可以分解为对同一输入数据进行的4路子滤波，最后将4路子滤波结果顺序输出即可。其中，4路子滤波系数为原滤波系数的4倍抽取，即：h0(n)＝[h0,h4,...,h28]Th1(n)＝[h1,h5,...,h29]Th2(n)＝[h2,h6,...,h30]Th3(n)＝[h3,h7,...,h31]T由此可得到一次多相分解后的成型滤波实现结构。即使对升采样成型滤波进行了多相分解，对于5Gbps码率、16QAM调制而言，单个滤波器的运算速度仍然高达1.25GHz，在现有FPGA无法实现，因此需对单路子滤波器进行进一步的并行化分解。考虑子成型滤波h0(n)(h0(n)、h1(n)、h2(n)、h3(n)指子成型滤波器系数向量)，定义W(n)＝h0(n)＝[w0,w1,...,w7]T(w0，w1,……,w7表示子成型滤波器系数)，则对于该子滤波器，其并行实现可以利用基于迭代短卷积的并行FIR滤波算法以较低的硬件复杂度实现。一个m×m的快速短卷积算法可以表示为：S2m-1＝QmHmPmXm其中，S2m-1为卷积结果，Xm为假设的某输入数据序列；Pm为前预加矩阵，Qm为后加矩阵，Hm为对角矩阵，可表示为Hm＝diag[Pm×[h0,h1,...,hm-1]T]，则M×M(M＝mn)的基于分裂基算法的快速迭代短卷积算法可表示为：其中，M、n均为任意正整数，M为mn的乘积；S2m-1为卷积结果，Xm为假设的某输入数据序列，表示张量计算，AM_mn是一个2M-1行(2m-1)(2n-1)列的稀疏重排矩阵，对这种基于分裂基算法的快速迭代短卷积算法进行进一步的一般化分解并转置，即可得到基于迭代短卷积的并行FIR滤波算法，则对于L(L＝L1L2…Lr)路并行的J抽头有限长冲击响应滤波器FIR，对所述子成型滤波，采用基于迭代短卷积的并行FIR滤波算法实现：上式中L＝L1L2…Lr，其中：L是正整数，表示并行路数，L1、L2……Lr等均是正整数，T表示转置运算，P为前预加矩阵，Q为后加矩阵，HL为对角矩阵，AL为稀疏重排矩阵，XL为并行输入数据，J为正整数。步骤三中，设发送信息符号的I、Q分量分别为I(n)、Q(n)，载波频率为fc，ADC、DAC的采样率为fs，则数字正交上变频的数学表达式为：s(n)＝I(n)cos(2πfcn/fs)-Q(n)sin(2πfcn/fs)其中，n为时间索引；相应的数字正交下变频表达式为：r(n)＝s(n)cos(2πfcn/fs)-js(n)sin(2πfcn/fs)其中，j表示虚数单位；由此可以看出，数字正交上变频和数字正交下变频其实都是一个正弦函数和余弦函数的乘法过程。其高速并行实现可等价为并行数控振荡器NCO的设计。设需设计N路并行NCO，取余弦乘法y(n)＝x(n)cos(2πfcn/fs)为例，则其N路并行可表示为：Yk＝Xk·Ck上述中，Xk、Yk、Ck定义如下：Xk＝[x(Nk),x(Nk+1),...,x(Nk+N-1)]TCk＝[cos(2πfc(Nk)/fs),...,本文档来自技高网...
【技术保护点】
一种适合于FPGA实现的高速通信并行数字调制方法，其特征在于步骤如下：步骤一，首先将待传输的Rb（Gbps）码率比特流经过串并转换为N路Rb/N（GHz）的低速并行比特流，其中，N为M的倍数，M为正整数；步骤二，随后将所述低速并行比特流进行调制阶数为M的星座图符号映射，得到N/M路Rb/N（GHz）的并行I、Q数据，即同相和正交分量数据；步骤三，然后对I、Q数据分别进行K倍升采样的高速并行成型滤波，对高速并行成型滤波后的KN/M路Rb/N（GHz）的并行I、Q数据进行并行数字上变频得到并行低中频调制信号，其中，K为正整数；步骤四，最后将得到的并行低中频调制信号通过Rb*K/M（Gsps）高速数模转换芯片DAC转换为模拟信号发送出去。
【技术特征摘要】
1.一种适合于FPGA实现的高速通信并行数字调制方法，其特征在于步骤如下：步骤一，首先将待传输的Rb(Gbps)码率比特流经过串并转换为N路Rb/N(GHz)的低速并行比特流，其中，N为M的倍数，M为正整数；步骤二，随后将所述低速并行比特流进行调制阶数为M的星座图符号映射，得到N/M路Rb/N(GHz)的并行I、Q数据，即同相和正交分量数据；步骤三，然后对I、Q数据分别进行K倍升采样的高速并行成型滤波，对高速并行成型滤波后的KN/M路Rb/N(GHz)的并行I、Q数据进行并行数字上变频得到并行低中频调制信号，其中，K为正整数；其中，设发送信息符号的I、Q分量分别为I(n)、Q(n)，载波频率为fc，ADC、DAC的采样率为fs，则数字正交上变频的数学表达式为：s(n)＝I(n)cos(2πfcn/fs)-Q(n)sin(2πfcn/fs)其中，n为时间索引；相应的数字正交下变频表达式为：r(n)＝s(n)cos(2πfcn/fs)-js(n)sin(2πfcn/fs)其中，j表示虚数单位；由此，设计的N路并行数控振荡器NCO表示为：Yk＝Xk·Ck其中，Xk、Yk、Ck定义如下：Xk＝[x(Nk),x(Nk+1),...,x(Nk+N-1)]TCk＝[cos(2πfc(Nk)/fs),...,cos(2πfc(Nk+N-1)/fs)]TYk＝[y(Nk),y(Nk+1),...,y(Nk+N-1)]T其中，x(Nk)、x(Nk+1)、……、x(Nk+N-1)表示各个输入时间序列；k表示时间索引；y(Nk)、y(Nk+1)、……、y(Nk+N-1)表示各个输出时间序列；对于第i路而言，其NCO输出为：
【专利技术属性】
技术研发人员：林长星，邓贤进，陆彬，吴秋宇，陈龙，张健，
申请(专利权)人：中国工程物理研究院电子工程研究所，
类型：发明
国别省市：四川;51
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