用于数字锁相环中的杂散抵消的方法和设备技术

本发明专利技术涉及用于数字锁相环中的杂散消除的方法和设备，描述了与启用数字锁相环的系统、方法和计算机可读介质有关的实施例。在一个实施例中，数字合成器包括具有检测电路的数字锁相环，以从数字锁相环内的误差信号计算杂散响应的幅度和相位的估计。数字锁相环还包括基于幅度和相位的估计来生成反向杂散的生成电路，并且还包括将反向杂散注入到数字锁相环中的注入电路。在一些实施例中，使用最小均方法(LMS)、递归最小二乘法(RLS)或其它这种适配来估计杂散响应的幅度和相位。

Method and apparatus for spurious cancellation in digital phase locked loops

The present invention relates to methods and devices for spurious elimination in digital phase locked loops, and describes embodiments of systems, methods and computer-readable media related to the use of digital phase locked loops. In one embodiment, the digital synthesizer includes a digital phase-locked loop with a detection circuit to calculate the amplitude and phase of the spurious response from the error signal in the digital phase-locked loop. The digital phase-locked loop also includes the estimation of amplitude and phase to generate the spurious spurious generation circuit, and also includes an injection circuit for injecting stray spurious signals into the digital phase-locked loop. In some embodiments, the minimum amplitude method (LMS), recursive least squares (RLS), or other such adaptation are used to estimate the amplitude and phase of spurious responses.

【技术实现步骤摘要】
用于数字锁相环中的杂散抵消的方法和设备
实施例涉及用于有线和无线通信系统、雷达系统以及频率合成和时钟合成系统的系统、方法和组件设备。这些系统特别用于诸如3G、4G和5G的移动通信系统中，用于诸如802.11的标准的无线局域网(WLAN)通信系统中以及用于高速微处理器时钟分配电路中。实施例特别地涉及那些无杂散动态范围是影响性能和符合监管标准的重要因素的那些设备。
技术介绍
自20世纪20年代初以来，电子锁相环已经用于通信、雷达、计算机和用于系统的其他电子设备中。它们最初用于直接转换接收机和电视中以同步水平和垂直画面扫描。现今，它们广泛用于频率合成、载波和时钟及数据恢复的同步、雷达系统、高速微处理器和数字系统音调解码器中的时钟树、视频信号以及许多其它应用的通信系统中。在最近的历史中，它们的使用已经以数字锁相环(DPLL)的形式更多地转变为数字信号处理系统。频率生成是在发射机和接收机中执行的用于基带和RF信号的精确频率转换的重要功能。在发射机中，频率合成器通常被设计为处理用于频谱遮罩容限的低杂散发射，并且还被设计为维持适当的符号构造以减小误差向量幅度(EVM)。对于接收机，频率合成器还应呈本文档来自技高网...

【技术保护点】
一种无线设备的装置，所述装置包括：数字锁相环；检测电路，被配置为计算所述数字锁相环的杂散响应的幅度的估计和相位的估计；生成电路，基于所述幅度的估计和所述相位的估计来生成反向杂散；以及注入电路，将所述反向杂散注入到所述数字锁相环中并减小所述杂散响应。

【技术特征摘要】
2016.04.01 US 15/088,3881.一种无线设备的装置，所述装置包括：数字锁相环；检测电路，被配置为计算所述数字锁相环的杂散响应的幅度的估计和相位的估计；生成电路，基于所述幅度的估计和所述相位的估计来生成反向杂散；以及注入电路，将所述反向杂散注入到所述数字锁相环中并减小所述杂散响应。2.根据权利要求1所述的装置，其中计算所述幅度和所述相位的估计的所述检测电路被配置为使用最小均方LMS算法。3.根据权利要求2所述的装置，其中所述检测电路还被配置为计算平方误差相对于所述杂散响应的幅度的导数和所述平方误差相对于所述杂散响应的相位的导数，并且所述检测电路还被配置为以增量步长调整所述幅度的估计和所述相位的估计以减小所述平方误差。4.根据权利要求1所述的装置，其中所述检测电路被配置为根据以下计算所述幅度的估计：其中：e(n)为误差信号；TF2(n)为从所述反向杂散的来源到所述误差信号的传递函数；f为所述杂散响应的频率；fsamp为所述数字锁相环的采样频率；φest(n-1)为如通过最小均方引擎计算的所述相位的前一估计；以及n为所述数字锁相环的样本数。5.根据权利要求1所述的装置，其中所述检测电路被配置为根据以下计算所述相位的估计：其中：e(n)为误差信号；TF2(n)为从所述反向杂散的来源到所述误差信号的传递函数；f为所述杂散响应的频率；fsamp为所述数字锁相环的采样频率；gest(n-1)为如通过最小均方引擎计算的增益系数的前一估计；φest(n-1)为如通过最小均方引擎计算的相位的前一估计；以及n为所述数字锁相环的样本数。6.根据权利要求1所述的装置，其中所述检测电路被配置为从误差信号测量所述杂散响应，所述误差信号连接到时间到数字转换器的输出。7.根据权利要求1所述的装置，其中所述检测电路被配置为从误差信号测量所述杂散响应，所述误差信号连接到相位检测器的输出。8.根据权利要求1所述的装置，其中所述检测电路被配置为从所述数字锁相环的输出测量所述杂散响应。9.根据权利要求1所述的装置，其中所述注入电路被配置为在第一注入端口和第二注入端口之间切换，其中：所述第一注入端口位于环路滤波器与数字/电压控制的振荡器DCO/VCO之间；以及所述第二注入端口位于时间到数字转换器TDC与数字相位检测器DPD之间。10.根据权利要求1所述的装置，其中计算所述幅度和所述相位的估计的所述检测电路被配置为使用最小均方LMS算法。11.根据权利要求1所述的装置，其中：所述杂散响应包括多个杂散；所述检测电路被配置为计算包括在所述多个杂散内的一个或多个杂散的...

【专利技术属性】
技术研发人员：R·阿维维，M·克纳，
申请(专利权)人：英特尔IP公司，
类型：发明
国别省市：美国,US