用于集成有功率管理和射频电路的片上系统(SOC)结构的III族‑N晶体管技术方案

利用基于能实现高Ft以及也具有充分高的击穿电压(BV)的III族‑氮化物(III‑N)的晶体管技术来集成RFIC与PMIC的片上系统(SoC)解决方案，以实现高电压和/或高功率电路。在实施例中，III组‑N晶体管结构容易进行缩放，以在很多相继代的器件中维持性能改善路线。在实施例中，III组‑N晶体管结构容易与IV族晶体管结构，例如平面和非平面硅CMOS晶体管技术进行单片集成。利用允许增强模式工作和良好栅极钝化的置换栅极技术形成具有一个或多个凹陷栅极、对称源极和漏极、再生长源极/漏极的平面和非平面HEMT实施例。

For the integrated power management system and RF circuit on chip (SOC) III N transistor structure

The use of Ft to achieve high and also has a sufficiently high breakdown voltage (BV) based on the group III nitride (III N) of the transistor technology to integrate RFIC and PMIC system on chip (SoC) solutions to achieve high voltage and / or high power circuit. In an embodiment, the III group N transistor structure is easy to zoom in, many have maintained generation devices to improve the performance of the route. In an embodiment, easy and group IV group III transistor structure N transistor structure, such as planar and non planar silicon transistor technology for monolithic integrated CMOS. By allowing an increase of replacement gate technology mode and good grid passivation formed with one or a plurality of concave symmetrical gate, source and drain, source and drain the regeneration of planar and non planar HEMT examples.

【技术实现步骤摘要】
用于集成有功率管理和射频电路的片上系统(SOC)结构的III族-N晶体管本申请为分案申请，其原申请是2014年6月18日进入中国国家阶段、国际申请日为2011年12月19日的国际专利申请PCT/US2011/065921，该原申请的中国国家申请号是201180075626.3，专利技术名称为“用于集成有功率管理和射频电路的片上系统(SOC)结构的III族-N晶体管”。
本专利技术的实施例总体上涉及微电子器件和制造，更具体地说，涉及III族-N晶体管结构和设计。
技术介绍
移动计算(例如，智能手机和平板)市场受益于较小的部件形状因子和较低的功耗。由于用于智能手机和平板计算机的目前的平台解决方案依赖于多个安装到电路板的封装集成电路(IC)，进一步缩放到更小以及更有功率效率的形状因子受到限制。例如，除了独立的逻辑处理器IC，智能手机将包括独立的功率管理IC(PMIC)、射频IC(RFIC)和WiFi/蓝牙/GPSIC。片上系统(SoC)结构提供了缩放优势，这是无法通过板级部件集成匹配的。尽管逻辑处理器IC自身可以被视为集成有处理器和逻辑功能两者的片上系统(SoC)，但用于移动计算平台的更广泛的SoC解决方案仍难以实现，因为PMIC和RFIC采用高电压、高功率和高频率工作中的两个或更多个。像这样，常规的移动计算平台通常利用专门为由PMIC和RFIC执行的不同功能定制的不兼容的晶体管技术。例如，通常在PMIC中采用横向扩散硅MOS(LDMOS)技术以管理电压转换和配电(包括升压和/或降压的电压转换的电池电压调节等)。通常在RFIC中利用诸如GaA异质结双极晶体管(HBT)的III-V族化合物半导体，以在GHz载波频率产生足够的功率放大。实施CMOS技术的常规硅场效应晶体管因此则意味着用于移动计算平台内逻辑和控制功能的第三种晶体管技术。除了移动计算平台中各种IC之间的基本半导体材料的不兼容性之外，用于在PMIC中的DC到DC转换开关的晶体管设计已经总体上与用于RFIC的高频率功率放大器的晶体管设计不兼容。例如，根据载波频率(例如，WPAN是60GHz，因此晶体管需要60GHz的许多倍的Ft)，硅的相对低的击穿电压要求DC到DC的转换开关中的源极到漏极的分离远大于需要超出20GHz并可能达到500GHz的Ft的功率放大器晶体管所允许的。这种不同的晶体管级的设计要求使得各种晶体管设计的制造过程不同且难以集成到单个过程中。因此，尽管用于将集成PMIC和RFIC功能的移动计算空间的SoC解决方案对于提高可伸缩性、降低成本并提高平台电源效率具有吸引力，但对于SoC解决方案而言，一个障碍是缺少具有足够的速度(即，足够高的增益截止频率，Ft)，和足够高的击穿电压(BV)两者的可缩放晶体管技术。附图说明本专利技术的实施例是通过举例而不是通过限制来例示的，并且在结合附图考虑时，可以参照下文详细的说明进行更充分的理解，附图中：图1A例示了根据实施例的凹陷栅极与外延生长的提高的源极-漏极III族-N晶体管的截面；图1B例示了根据实施例的双凹陷栅极III族-N晶体管的截面；图1C是根据实施例的非平面III族-N晶体管的等轴图示；图2是根据实施例的用于III族-N晶体管的GaN晶体取向的等轴图示，其中例示了采用非平面GaN主体的III族-N晶体管的沟道区的截面，所述非平面GaN主体具有图2例示的晶体取向；图3是根据本专利技术的实施例的移动计算平台的III族-NSoC实施方式的原理框图；图4是根据实施例的例示了制造非平面高电压晶体管的方法的流程图；图5A、5B、5C、5D例示了根据图4例示的方法的实施例所制造的III族-N凹陷栅极晶体管的截面；图6A、6B、7A、7B、7C、7D、7E、8A、8B、8C例示了根据实施例的利用IV族晶体管单片式制造的III族-N晶体管的截面。具体实施方式在以下描述中，阐述了众多细节，但是，能够在不需要这些具体细节中情况下实践本专利技术对于本领域技术人员而言是显而易见的。在某些情况下，以方框图形式而非以具体的形式示出了公知的方法和装置，以免使本专利技术模糊不清。在整个本说明书中提到“实施例”是指在本专利技术的至少一个实施例中包括结合该实施例描述特定的特征、结构或特点。因而，在整个本说明书多处出现的词组“在实施例中”并不指同一实施例。此外，可以在一个或多个实施例中通过任何适当的方式组合所述特定的特征、结构、功能或特点。例如，只要两个实施例不是互相排斥的，就可以将第一实施例与第二实施例组合。这里可以使用术语“耦合”和“连接”，连同其派生词描述部件之间的结构关系。应当理解，这些术语并非意在彼此同义。相反，在特定实施例中，可以使用“连接”表示两个或更多元件彼此直接物理或电接触。可以使用“耦合”表示两个或更多元件彼此直接或间接物理或电接触(之间有其他居间元件)和/或两个或更多元件彼此协作或交互作用(例如，在因果关系中)。这里使用的术语“上方”、“下方”、“之间”和“上”是指一个材料层相对于其他层的相对位置。这样一来，例如，设置于一层上或下的另一层可以直接与另一层接触，或者可以具有一个或多个居间层。此外，设置于两层之间的一层可以直接接触两层或可以具有一个或多个居间层。相反，第二层“上”的第一层与该第二层直接接触。本文中描述的是基于III族-氮化物(III-N)，利用晶体管技术来集成RFIC与PMIC的SoC解决方案，所述III族-氮化物(III-N)能够实现高Ft/Fmax和足够高的击穿电压(BV)以实现高电压和/或高功率电路的。该SoC解决方案提供给产品特定的电流和移动计算平台需要的功率要求。快速开关高电压晶体管能够处理高输入电压波动并在RF频率提供的高功率附加效率。在实施例中，III-N晶体管结构经得起缩放，以在许多相继代的器件中维持性能改进的轨迹。在实施例中，III-N晶体管结构能够与IV族晶体管结构单片集成，例如平面和非平面硅CMOS晶体管技术。在特定实施例中，在将高功率无线数据传输和/或高电压功率管理功能与低功率CMOS逻辑数据处理集成的SoC结构中采用这种晶体管。适合于宽带无线数据传输应用的高频率操作是可能的，而大带隙的III-N材料的使用还提供了高BV，从而可以为无线数据传输应用产生足够的RF输出功率。这种高Ft/Fmax和高电压能力的结合还使本文中描述的用于利用减小的尺寸的感应元件的DC到DC的转换器中的高速开关应用的晶体管的使用成为可能。由于功率放大和DC到DC的开关应用都是智能手机、平板和其他移动平台中的关键功能模块，所以可以在用于这种器件的SoC解决方案中利用本文中所描述的结构。图1A例示了根据实施例的凹陷栅极III族-N晶体管100的截面。通常，晶体管100是多数载流子(电子)、栅极电压控制的器件(即，FET)，通常被称为高电子迁移率晶体管(HEMT)。晶体管100是平面的并在支撑或供体衬底102上设置的缓冲层105上设置。在一个这样的实施例中，缓冲层105是在支撑衬底上生长的III族-N半导体器件堆叠110的底(第一)层或是转移到供体衬底上的III族-N半导体器件堆叠110的底层。在具体实施例中，缓冲层105是设置在(001)硅衬底102上的GaN，这是用于形成硅晶体管的优选取向，因此对于将III族-N晶体本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：具有不同组成的III族‑氮化物半导体的外延器件堆叠，所述器件堆叠包括设置在顶部势垒层和底部势垒层之间的电荷感应层和沟道层，所述沟道层在设置于栅极电极和所述电荷感应层下方的区域内未被掺杂，以仅在所述栅极电极处于大于0V的阈值电压(Vt)时才在所述沟道层内形成二维电子气(2DEG)；以及栅极电极，其中，所述沟道层是具有顶表面和至少两个相对侧壁的非平面晶体主体，其中，所述电荷感应层设置在所述顶表面或所述至少两个相对侧壁中的至少一个上，并且其中，所述栅极电极设置在所述顶表面和所述至少两个相对侧壁之上。

【技术特征摘要】
1.一种集成电路结构，包括：具有不同组成的III族-氮化物半导体的外延器件堆叠，所述器件堆叠包括设置在顶部势垒层和底部势垒层之间的电荷感应层和沟道层，所述沟道层在设置于栅极电极和所述电荷感应层下方的区域内未被掺杂，以仅在所述栅极电极处于大于0V的阈值电压(Vt)时才在所述沟道层内形成二维电子气(2DEG)；以及栅极电极，其中，所述沟道层是具有顶表面和至少两个相对侧壁的非平面晶体主体，其中，所述电荷感应层设置在所述顶表面或所述至少两个相对侧壁中的至少一个上，并且其中，所述栅极电极设置在所述顶表面和所述至少两个相对侧壁之上。2.根据权利要求1所述的集成电路结构，其中，所述顶部势垒层在所述栅极电极和所述沟道层之间具有第一厚度，以及在设置于所述栅极电极任一侧上的源极触点和漏极触点之间具有第二较大厚度。3.根据权利要求2所述的集成电路结构，其中，所述顶部势垒层的所述第一厚度为0nm，暴露出所述电荷感应层，并且其中，所述电荷感应层的厚度为至少0.5nm。4.根据权利要求2所述的集成电路结构，其中，第一电介质材料使所述栅极电极与所述源极触点、所述漏极触点和所述外延器件堆叠电气隔离。5.根据权利要求2所述的集成电路结构，其中，所述顶部势垒层在设置于所述栅极电极与所述源极触点和所述漏极触点中的每一个之间的间隔体区域中具有第三厚度，所述第三厚度介于所述第一厚度和所述第二厚度之间。6.根据权利要求5所述的集成电路结构，其中，第一电介质材料使所述栅极电极与所述源极触点和所述漏极触点电气隔离，并且第二电介质材料使所述栅极电极与所述顶部势垒电气隔离，所述第二电介质材料的介电常数高于所述第一电介质材料的介电常数。7.根据权利要求6所述的集成电路结构，其中，所述第一电介质材料选自由SiN、SiON和Al2O3构成的组，并且其中，所述第二电介质材料选自由Gd2O3、HfO2、HfSiO、TaSiO、AlSiO、HfON、AlON、ZrSiON、HfSiON和III族-ON构成的组。8.根据权利要求4所述的集成电路结构，其中，至少一个III族-氮化物HEMT具有对称的源极-漏极结构，其中，所述第一电介质材料使所述栅极电极与所述源极触点分开的量等于所述第一电介质材料使所述栅极电极与所述漏极触点分开的量。9.根据权利要求1所述的集成电路结构，其中，所述顶部势垒层和所述底部势垒层的带隙比所述沟道层的带隙宽，并且其中，所述顶部势垒层和所述底部势垒层均包括AlGaN、AlInN、InGaN或AlInGaN中的至少一种。10.一种在衬底上集成高压高功率晶体管的方法，所述方法包括：在所述衬底上形成多个高压高功率III...

【专利技术属性】
技术研发人员：H·W·田，R·周，V·拉奥，N·慕克吉，M·拉多萨夫列维奇，R·皮拉里塞泰，G·杜威，J·卡瓦列罗斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US