一种基于BDJ的可数字化波长检测集成电路制造技术

基于BDJ的可数字化波长检测集成电路，由光电流提取电路一、光电流提取电路二、电流支路选择电路、电流输出放大电路、电流电压转换电路、电压比较电路一、电压比较电路二、SR锁存器；掩埋CMOS双PN结光电二极管包含2个不同深度位置的PN结，且两PN结共用一个N结，即由浅PN结二极管D1和深PN结二极管D2组成，D1与D2共阴极连接；其中，深PN结D2阳极接地，输出光电流I2，浅PN结D1阳极输出光电流I1，D1与D2阴极输出两个PN结的光电流之和I1+I2；光电流提取电路一的输入端1a与浅PN结D1阳极相连，输出端与电流支路选择电路的第一输入端相连。

An integrated circuit for digital wavelength detection based on BDJ

BDJ digital integrated circuit based on wavelength detection, extraction by light current circuit, light current extraction circuit two, the current branch selection circuit, current output amplifier circuit, current voltage conversion circuit, a voltage comparison circuit, a voltage comparison circuit two, SR latch; buried CMOS double PN junction photodiode includes 2 position different depth of the PN junction, and two PN junction share a N node, from shallow and deep PN junction diode D1 PN junction diode D2, D1 and D2 common cathode connection; the anode grounding D2 deep PN junction, the output photocurrent of I2 shallow p-n junction D1 anode output current I1, D1 and D2 in the cathode output two the current I1+I2 and PN junction light; light current extraction 1A input circuit and shallow p-n junction D1 anode connected to the first input circuit output end is connected with the current branch selection and.

【技术实现步骤摘要】
一种基于BDJ的可数字化波长检测集成电路
本专利技术涉及的可数字化波长检测集成电路，可以作为掩埋CMOS双PN结光电二极管(BDJ)传感单元的信号处理电路，并且可与传感单元BDJ单片集成，实现波长探测功能的微型化、便携化。该检测电路可直接与单片机、计算机等处理器连接，实现波长探测的智能化、自动化。
技术介绍
掩埋CMOS双PN结光电二极管，由两个垂直堆叠的不同深度的二极管构成。这种器件的层叠式结构使得以硅材料作为滤光片时，光在硅晶体中的透射深度与波长有强烈的依赖关系，两个PN结的光电流比值与波长成良好的单调递增关系，因此可以用于单色光的波长测量。目前商业化的分立BDJ波长探测器已经广泛使用，而相关信号处理电路则使用分立元件搭建，其缺点是电路复杂、体积大，尤其对于弱信号的探测灵敏度低、可靠性差。基于微电子技术的BDJ集成信号处理电路可提高弱信号的检测和处理时的灵敏度，同时大大缩小了电路的体积，使波长探测系统微型化、智能化成为可能。
技术实现思路
本专利技术将光波长检测技术与微电子集成技术相结合，设计了一种基于CMOS工艺的双PN结光电二极管传感单元的可数字化波长检测集成电路，可与光电传感单元BDJ单片集成，实现了光波长探测系统的微型化。该检测电路将两PN结的光电流模拟量经处理后转换成相应频率的方波信号，可直接输入单片机、计算机等处理器，无需通过ADC等数模转换单元再与处理器相连接，实现了波长探测的简单化、自动化和智能化。本专利技术阐述的基于BDJ的可数字化波长检测集成电路，由光电流提取电路一1、光电流提取电路二2、电流支路选择电路3、电流输出放大电路4、电流电压转换电路5、电压比较电路一6、电压比较电路二7、SR锁存器8，共8个模块组成。掩埋CMOS双PN结光电二极管包含2个不同深度位置的PN结，且两PN结共用一个N结，即由浅PN结二极管D1和深PN结二极管D2组成，D1与D2共阴极连接；其中，深PN结D2阳极接地，输出光电流I2，浅PN结D1阳极输出光电流I1，D1与D2阴极输出两个PN结的光电流之和I1+I2；所述光电流提取电路一1输入端1a与浅PN结D1阳极相连，输出端1b与电流支路选择电路3的第一输入端31a相连；光电流提取电路一1由PMOS管P0、P1、P2、P3和NMOS管N0组成；所述PMOS管P0源端接电源Vdd，栅漏短接，漏端接所述PMOS管P1源端，所述PMOS管P1栅漏短接，漏极与所述PMOS管P2源端相连，所述PMOS管P2栅极与所述PMOS管P3源极相连，所述PMOS管P2漏端连所述NMOS管N0漏极，所述PMOS管P3源极和漏极分别为该光电流提取电路一1的输入端1a和输出端1b，所述NMOS管N0源极接地，栅漏短接，栅极与所述PMOS管P3栅极连接；所述光电流提取电路二2的输入端2a与D1和D2的阴极相连，光电流提取电路二2的输出端2b与电流支路选择电路3的第二输入端32a相连；光电流提取电路二2由PMOS管P4、P5、P6、P7、P8、P9以及NMOS管N1、N2组成；所述PMOS管P4源端接电源Vdd，栅漏短接，漏端接所述PMOS管P5源端，所述PMOS管P5栅漏短接，漏端连所述NMOS管N1漏端，所述NMOS管N1源极接地，栅极与所述NMOS管N2源端连接，该光电流提取电路二2的输入端2a为所述NMOS管N2源极，所述NMOS管N2栅极接所述NMOS管N1漏端，所述NMOS管N2漏极接所述PMOS管P7漏端，所述PMOS管P7栅漏短接，源端接所述PMOS管P6漏极，所述PMOS管P6栅漏短接，源极接电源Vdd，所述PMOS管P8源极接电源Vdd，栅极接所述PMOS管P6栅极，而漏极接所述PMOS管P9源极，所述PMOS管P9栅极接所述PMOS管P7栅极，漏极为该光电流提取电路二2的输出端2b；所述电流支路选择电路3的控制输入端外接控制信号Ctrl，电流支路选择电路3的第一输入端31a与光电流提取电路一1的输出端1b相连，电流支路选择电路3的第二输入端32a与光电流提取电路二2的输出端2b相连，电流支路选择电路3的输出端3b与电流输出放大电路4的输入端4a相连；电流支路选择电路3由PMOS管P10、P11、P12和NMOS管N3、N4、N5组成；所述PMOS管P10源端接电源Vdd，漏极接所述NMOS管N3漏极，所述NMOS管N3源极接地，栅极接所述PMOS管P10栅极并接输入控制信号Ctrl输入端，所述PMOS管P11栅极接控制信号Ctrl输入端，所述PMOS管P11源极与所述NMOS管N4漏极相连，并作为电流支路选择电路3的输入端31a，所述PMOS管P11漏极与所述NMOS管N4源极相连，所述NMOS管N4栅极连接所述PMOS管P12栅极，并连接至所述PMOS管P10和所述NMOS管N3漏端，所述PMOS管P12漏端连所述NMOS管N5源端，源极接所述NMOS管N5漏极，并作为电流支路选择电路3的第二输入端32a，所述NMOS管N5栅极连控制信号Ctrl输入端，所述PMOS管P11和P12的漏极以及所述NMOS管N4和N5的源极相连并作为该电流支路选择电路3的输出端3b；所述电流输出放大电路4的输入端4a与电流支路选择电路3的输出端3b相连，电流输出放大电路4的第一输出端41b、第二输出端42b、第三输出端43b、第四输出端44b分别与电流电压转换电路5的第一输入端51a、第二输入端52a、第三输入端53a、第四输入端54a相连；电流输出放大电路4由PMOS管P13、P14和NMOS管N6、N7、N8、N9组成；所述PMOS管P13源极接电源Vdd，栅漏短接，漏极接所述PMOS管P14源端，所述PMOS管P14栅漏短接，漏端接所述NMOS管N8漏极，所述NMOS管N8栅极接所述NMOS管N6栅极，所述NMOS管N8源极接所述NMOS管N9漏极，所述NMOS管N9栅极接所述NMOS管N7栅极，所述NMOS管N9源极接地，所述NMOS管N6栅漏短接，且漏端作为该电流输出放大电路4的输入端4a，所述NMOS管N6源极接所述NMOS管N7漏极，所述NMOS管N7栅漏短接，源极接地，所述PMOS管P13、P14和所述NMOS管N8、N9栅极分别作为该电流输出放大电路4的第一输出端41b、第二输出端42b、第三输出端43b、第四输出端44b；所述电流电压转换电路5的第一输入端51a、第二输入端52a、第三输入端53a、第四输入端54a分别与电流输出放大电路4的第一输出端41b、第二输出端42b、第三输出端43b、第四输出端44b相连，电流电压转换电路5的第五输入端55a和第六输入端56a分别与SR锁存器8的第二输出端82b和第一输出端81b相连，电流电压转换电路5的第一输出端51b、第二输出端52b分别连电压比较电路一6的第一输入端61a、电压比较电路二7的第二输入端72a；电流电压转换电路5由PMOS管P15、P16、P17、P18和NMOS管N10、N11、N12、N13以及电容C0组成；所述PMOS管P15源极接电源Vdd，漏极接所述PMOS管P16源端，所述PMOS管P16漏极接所述NMOS管N12漏端和所述PMOS管P17源端，所述NMOS管N10漏极接所述NMOS管N本文档来自技高网...

【技术保护点】
基于BDJ的可数字化波长检测集成电路，由光电流提取电路一(1)、光电流提取电路二(2)、电流支路选择电路(3)、电流输出放大电路(4)、电流电压转换电路(5)、电压比较电路一(6)、电压比较电路二(7)、SR锁存器(8)组成；掩埋CMOS双PN结光电二极管包含两个不同深度位置的PN结，且两PN结共用一个N结，即由浅PN结二极管D1和深PN结二极管D2组成，D1与D2共阴极连接；其中，深PN结D2阳极接地，输出光电流I2，浅PN结D1阳极输出光电流I1，D1与D2阴极输出两个PN结的光电流之和I1+I2；所述光电流提取电路一(1)输入端(1a)与浅PN结D1阳极相连，输出端1b与电流支路选择电路(3)的第一输入端(31a)相连；光电流提取电路一(1)由PMOS管P0、P1、P2、P3和NMOS管N0组成；所述PMOS管P0源端接电源Vdd，栅漏短接，漏端接所述PMOS管P1源端，所述PMOS管P1栅漏短接，漏极与所述PMOS管P2源端相连，所述PMOS管P2栅极与所述PMOS管P3源极相连，所述PMOS管P2漏端连所述NMOS管N0漏极，所述PMOS管P3源极和漏极分别为该光电流提取电路一(1)的输入端(1a)和输出端(1b)，所述NMOS管N0源极接地，栅漏短接，栅极与所述PMOS管P3栅极连接；所述光电流提取电路二(2)的输入端(2a)与D1和D2的阴极相连，光电流提取电路二(2)的输出端(2b)与电流支路选择电路(3)的第二输入端(32a)相连；光电流提取电路二(2)由PMOS管P4、P5、P6、P7、P8、P9以及NMOS管N1、N2组成；所述PMOS管P4源端接电源Vdd，栅漏短接，漏端接所述PMOS管P5源端，所述PMOS管P5栅漏短接，漏端连所述NMOS管N1漏端，所述NMOS管N1源极接地，栅极与所述NMOS管N2源端连接，该光电流提取电路二(2)的输入端(2a)为所述NMOS管N2源极，所述NMOS管N2栅极接所述NMOS管N1漏端，所述NMOS管N2漏极接所述PMOS管P7漏端，所述PMOS管P7栅漏短接，源端接所述PMOS管P6漏极，所述PMOS管P6栅漏短接，源极接电源Vdd，所述PMOS管P8源极接电源Vdd，栅极接所述PMOS管P6栅极，而漏极接所述PMOS管P9源极，所述PMOS管P9栅极接所述PMOS管P7栅极，漏极为该光电流提取电路二(2)的输出端(2b)；所述电流支路选择电路(3)的控制输入端外接控制信号Ctrl，电流支路选择电路(3)的第一输入端31a与光电流提取电路一(1)的输出端(1b)相连，电流支路选择电路(3)的第二输入端(32a)与光电流提取电路二(2)的输出端(2b)相连，电流支路选择电路(3)的输出端3b与电流输出放大电路(4)的输入端(4a)相连；电流支路选择电路(3)由PMOS管P10、P11、P12和NMOS管N3、N4、N5组成；所述PMOS管P10源端接电源Vdd，漏极接所述NMOS管N3漏极，所述NMOS管N3源极接地，栅极接所述PMOS管P10栅极并接输入控制信号Ctrl输入端，所述PMOS管P11栅极接控制信号Ctrl输入端，所述PMOS管P11源极与所述NMOS管N4漏极相连，并作为电流支路选择电路(3)的输入端(31a)，所述PMOS管P11漏极与所述NMOS管N4源极相连，所述NMOS管N4栅极连接所述PMOS管P12栅极，并连接至所述PMOS管P10和所述NMOS管N3漏端，所述PMOS管P12漏端连所述NMOS管N5源端，源极接所述NMOS管N5漏极，并作为电流支路选择电路(3)的第二输入端(32a)，所述NMOS管N5栅极连控制信号Ctrl输入端，所述PMOS管P11和P12的漏极以及所述NMOS管N4和N5的源极相连并作为该电流支路选择电路(3)的输出端3b；所述电流输出放大电路(4)的输入端4a与电流支路选择电路(3)的输出端(3b)相连，电流输出放大电路(4)的第一输出端(41b)、第二输出端(42b)、第三输出端(43b)、第四输出端(44b)分别与电流电压转换电路(5)的第一输入端(51a)、第二输入端(52a)、第三输入端(53a)、第四输入端(54a)相连；电流输出放大电路(4)由PMOS管P13、P14和NMOS管N6、N7、N8、N9组成；所述PMOS管P13源极接电源Vdd，栅漏短接，漏极接所述PMOS管P14源端，所述PMOS管P14栅漏短接，漏端接所述NMOS管N8漏极，所述NMOS管N8栅极接所述NMOS管N6栅极，所述NMOS管N8源极接所述NMOS管N9漏极，所述NMOS管N9栅极接所述NMOS管N7栅极，所述NMOS管N9源极接地，所述NMOS管N6栅漏短接，且漏端作为该电流输出放大电路(4)的输入端(4a)，所述NM...

【技术特征摘要】
1.基于BDJ的可数字化波长检测集成电路，由光电流提取电路一(1)、光电流提取电路二(2)、电流支路选择电路(3)、电流输出放大电路(4)、电流电压转换电路(5)、电压比较电路一(6)、电压比较电路二(7)、SR锁存器(8)组成；掩埋CMOS双PN结光电二极管包含两个不同深度位置的PN结，且两PN结共用一个N结，即由浅PN结二极管D1和深PN结二极管D2组成，D1与D2共阴极连接；其中，深PN结D2阳极接地，输出光电流I2，浅PN结D1阳极输出光电流I1，D1与D2阴极输出两个PN结的光电流之和I1+I2；所述光电流提取电路一(1)输入端(1a)与浅PN结D1阳极相连，输出端1b与电流支路选择电路(3)的第一输入端(31a)相连；光电流提取电路一(1)由PMOS管P0、P1、P2、P3和NMOS管N0组成；所述PMOS管P0源端接电源Vdd，栅漏短接，漏端接所述PMOS管P1源端，所述PMOS管P1栅漏短接，漏极与所述PMOS管P2源端相连，所述PMOS管P2栅极与所述PMOS管P3源极相连，所述PMOS管P2漏端连所述NMOS管N0漏极，所述PMOS管P3源极和漏极分别为该光电流提取电路一(1)的输入端(1a)和输出端(1b)，所述NMOS管N0源极接地，栅漏短接，栅极与所述PMOS管P3栅极连接；所述光电流提取电路二(2)的输入端(2a)与D1和D2的阴极相连，光电流提取电路二(2)的输出端(2b)与电流支路选择电路(3)的第二输入端(32a)相连；光电流提取电路二(2)由PMOS管P4、P5、P6、P7、P8、P9以及NMOS管N1、N2组成；所述PMOS管P4源端接电源Vdd，栅漏短接，漏端接所述PMOS管P5源端，所述PMOS管P5栅漏短接，漏端连所述NMOS管N1漏端，所述NMOS管N1源极接地，栅极与所述NMOS管N2源端连接，该光电流提取电路二(2)的输入端(2a)为所述NMOS管N2源极，所述NMOS管N2栅极接所述NMOS管N1漏端，所述NMOS管N2漏极接所述PMOS管P7漏端，所述PMOS管P7栅漏短接，源端接所述PMOS管P6漏极，所述PMOS管P6栅漏短接，源极接电源Vdd，所述PMOS管P8源极接电源Vdd，栅极接所述PMOS管P6栅极，而漏极接所述PMOS管P9源极，所述PMOS管P9栅极接所述PMOS管P7栅极，漏极为该光电流提取电路二(2)的输出端(2b)；所述电流支路选择电路(3)的控制输入端外接控制信号Ctrl，电流支路选择电路(3)的第一输入端31a与光电流提取电路一(1)的输出端(1b)相连，电流支路选择电路(3)的第二输入端(32a)与光电流提取电路二(2)的输出端(2b)相连，电流支路选择电路(3)的输出端3b与电流输出放大电路(4)的输入端(4a)相连；电流支路选择电路(3)由PMOS管P10、P11、P12和NMOS管N3、N4、N5组成；所述PMOS管P10源端接电源Vdd，漏极接所述NMOS管N3漏极，所述NMOS管N3源极接地，栅极接所述PMOS管P10栅极并接输入控制信号Ctrl输入端，所述PMOS管P11栅极接控制信号Ctrl输入端，所述PMOS管P11源极与所述NMOS管N4漏极相连，并作为电流支路选择电路(3)的输入端(31a)，所述PMOS管P11漏极与所述NMOS管N4源极相连，所述NMOS管N4栅极连接所述PMOS管P12栅极，并连接至所述PMOS管P10和所述NMOS管N3漏端，所述PMOS管P12漏端连所述NMOS管N5源端，源极接所述NMOS管N5漏极，并作为电流支路选择电路(3)的第二输入端(32a)，所述NMOS管N5栅极连控制信号Ctrl输入端，所述PMOS管P11和P12的漏极以及所述NMOS管N4和N5的源极相连并作为该电流支路选择电路(3)的输出端3b；所述电流输出放大电路(4)的输入端4a与电流支路选择电路(3)的输出端(3b)相连，电流输出放大电路(4)的第一输出端(41b)、第二输出端(42b)、第三输出端(43b)、第四输出端(44b)分别与电流电压转换电路(5)的第一输入端(51a)、第二输入端(52a)、第三输入端(53a)、第四输入端(54a)相连；电流输出放大电路(4)由PMOS管P13、P14和NMOS管N6、N7、N8、N9组成；所述PMOS管P13源极接电源Vdd，栅漏短接，漏极接所述PMOS管P14源端，所述PMOS管P14栅漏短接，漏端接所述NMOS管N8漏极，所述NMOS管N8栅极接所述NMOS管N6栅极，所述NMOS管N8源极接所述NMOS管N9漏极，所述NMOS管N9栅极接所述NMOS管N7栅极，所述NMOS管N9源极接地，所述NMOS管N6栅漏短接，且漏端作为该电流输出放大电路(4)的输入端(4a)，所述NMOS管N6源极接所述NMOS管N7漏极，所述NMOS管N7栅漏短接，源极接地，所述PMOS管P13、P14和所述NMOS管N8、N9栅极分别作为该电流输出放大电路(4)的第一输出端(41b)、第二输出端(42b)、第三输出端(43b)、第四输出端(44b)；所述电流电压转换电路(5)的第一输入端(51a)、第二输入端(52a)、第三输入端(53a)、第四输入端(54a)分别与电流输出放大电路(4)的第一输出端(41b)、第二输出端(42b)、第三输出端(43b)、第四输出端(44b)相连，电流电压转换电路(5)的第五输入端(55a)和第六输入端(56a)分别与SR锁存器(8)的第二输出端(82b)和第一输出端(81b)相连，电流电压转换电路(5)的第一输出端(51b)、第二输出端(52b)分别连电压比较电路一(6)的第一输入端(61a)、电压比较电路二(7)的第二输入端(72a)；电流电压转换电路(5)由PMOS管P15、P16、P17、...

【专利技术属性】
技术研发人员：吴柯柯，施朝霞，
申请(专利权)人：浙江工业大学，
类型：发明
国别省市：浙江,33