n‑型FinFET、半导体器件和FinFET的制造方法技术

本发明专利技术的实施例提供了鳍式场效应晶体管(FinFET)。FinFET包括衬底、栅极堆叠件和应变层。该衬底具有半导体鳍。栅极堆叠件设置为横跨半导体鳍。栅极堆叠件包括栅极介电层、功函层和金属填充层。栅极介电层设置在半导体鳍上。功函层设置在栅极介电层上。金属填充层位于功函层上方。过滤层设置在功函层和金属填充层之间以防止或减少扩散原子的穿透。应变层位于栅极堆叠件旁边。过滤层的材料与功函层的材料和金属填充层的材料不同。本发明专利技术的实施例还涉及n‑型FinFET、半导体器件和FinFET的制造方法。

【技术实现步骤摘要】
n-型FinFET、半导体器件和FinFET的制造方法
本专利技术的实施例涉及n-型FinFET、半导体器件和FinFET的制造方法。
技术介绍
半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小已经增加了处理和制造IC的复杂性，为了实现这些进步，需要IC处理和制造中的类似发展。例如，已经引进诸如鳍式场效应晶体管(FinFET)的三维晶体管来代替平面晶体管。虽然现有的FinFET器件和形成FinFET器件的方法对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
技术实现思路
本专利技术的实施例提供了一种n-型FinFET，包括：衬底，具有半导体鳍；栅极堆叠件，横跨所述半导体鳍，所述栅极堆叠件包括：栅极介电层，位于所述半导体鳍上；功函层，位于所述栅极介电层上；金属填充层，位于所述功函层上方；和过滤层，位于所述功函层和所述金属填充层之间以防止或减少扩散原子的穿透，其中，所述过滤层的材料与所述功函层的材料和所述金属填充层的材料不同；以及应变层，位于所述栅极堆叠件旁边。本专利技术的另一实施例提供了一种半导体器件，包括：衬底，具有位于所述衬底的第一区域中的第一半导体鳍和位于所述衬底的第二区域中的第二半导体鳍；p-型FinFET，位于所述第一区域中，包括：第一栅极堆叠件，横跨所述第一半导体鳍，包括位于第一功函层和第一金属填充层之间的第一过滤层以防止或减少所述p-型FinFET中的扩散原子的穿透；和第一应变层，位于所述第一栅极堆叠件旁边；以及n-型FinFET，位于所述第二区域中，包括：第二栅极堆叠件，横跨所述第二半导体鳍，包括位于第二功函层和第二金属填充层之间的第二过滤层以防止或减少所述n-型FinFET中的扩散原子的穿透；和第二应变层，位于所述第二栅极堆叠件旁边。本专利技术的又一实施例提供了一种制造FinFET的方法，包括：提供具有半导体鳍的衬底；形成横跨所述半导体鳍的栅极堆叠件，包括：在所述半导体鳍上形成栅极介电层；在所述栅极介电层上形成功函层；在所述功函层上形成过滤层以防止或减少扩散原子的穿透；在所述过滤层上形成金属填充层，其中，所述过滤层的材料与所述金属填充层的材料不同；和在所述栅极堆叠件旁边形成应变层。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1是根据一些实施例的示出用于制造半导体器件的流程图。图2A至图2H是根据一些实施例的用于制造半导体器件的方法的截面图。图3A至图3B是根据可选实施例的用于制造半导体器件的方法的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。图1是根据一些实施例的示出用于制造半导体器件的方法的流程图。图2A至图2H是根据一些实施例的用于制造半导体器件的方法的截面图。在图1中的步骤S10中并且如图2A所示，提供衬底100。衬底100分成区域R1、区域R2、区域R3和区域R4。例如，区域R1和区域R2用于具有不同阈值电压的p-型FinFET，并且区域R3和区域R4用于具有不同阈值电压的n-型FinFET。在一些实施例中，区域R1用于超低阈值电压(uLVT)p-型FinFET，区域R2用于标准阈值电压(SVT)p-型FinFET，区域R3用于SVTn-型FinFET并且区域R4用于uLVTn-型FinFET。例如，衬底100包括块状衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。在一个实施例中，衬底100包括晶体硅衬底(例如，晶圆)。根据设计需求(例如，p-型衬底或n-型衬底)，衬底100可以包括各个掺杂区域(诸如阱区域)。掺杂区域可以用p-型或n-型掺杂剂掺杂。例如，掺杂区域可以用p-型掺杂剂(诸如硼或BF2+)、n-型掺杂剂(诸如磷或砷)和/或它们的组合掺杂。在一些实施例中，可以在区域R1和区域R2中形成n-型掺杂区域，并且可以在区域R3和区域R4中形成p-型掺杂区域。在一些可选实施例中，衬底100可以由一些其它合适的元素半导体(诸如金刚石或锗)、合适的化合物半导体(诸如砷化镓、碳化硅、砷化铟或磷化铟)或合适的合金半导体(诸如碳化硅锗、磷砷化镓或磷化镓铟)制成。同样，在一些实施例中，该衬底可以包括其它导电层或其它半导体元件(诸如晶体管、二极管等)。在图1中的步骤S10中并且如图2A所示，衬底100具有半导体鳍101a、101b、101c和101d和隔离结构200。半导体鳍101a、101b、101c和101d由与衬底100的材料相同或不同的材料形成。在一些实施例中，半导体鳍101a、101b、101c和101d的深度D1在从40nm至55nm的范围。例如，隔离结构200包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低k介电材料或它们的组合并且通过实施高密度等离子体化学汽相沉积(HDP-CVD)工艺、次大气压CVD(SACVD)工艺或旋涂工艺形成。如图2A所示，在一些实施例中，通过形成沟槽、在沟槽中形成浅沟槽隔离(STI)区域并且通过实施蚀刻工艺将STI区域的顶面降低至低于衬底100的初始顶面的水平来形成半导体鳍101a、101b、101c和101d。STI区域的剩余部分变成隔离结构200，并且因此位于隔离结构200之间的衬底100的剩余部分变成半导体鳍101a、101b、101c和101d。隔离结构200的顶面低于半导体鳍101a、101b、101c和101d的顶面。换句话说，半导体鳍101a、101b、101c和101d的顶部110突出于隔离结构200的顶面200a。在一些其它实施例中，半导体鳍101a、101b、101c和101d由与衬底100的材料不同的材料形成。可以通过降低位于邻近的隔离结构200之间的衬底100的顶部形成凹槽，并且在凹槽中再生长与衬底100的材料不同的半导体材料来形成半导体鳍101a本文档来自技高网...

【技术保护点】
一种n‑型FinFET，包括：衬底，具有半导体鳍；栅极堆叠件，横跨所述半导体鳍，所述栅极堆叠件包括：栅极介电层，位于所述半导体鳍上；功函层，位于所述栅极介电层上；金属填充层，位于所述功函层上方；和过滤层，位于所述功函层和所述金属填充层之间以防止或减少扩散原子的穿透，其中，所述过滤层的材料与所述功函层的材料和所述金属填充层的材料不同；以及应变层，位于所述栅极堆叠件旁边。

【技术特征摘要】
2016.02.25 US 15/054,0801.一种n-型FinFET，包括：衬底，具有半导体鳍；栅极堆叠件，横跨所述半导体鳍，所述栅极堆叠件包括：栅极介电层，位于所述半导体鳍上；功...

【专利技术属性】
技术研发人员：魏程昶，许嘉麟，陈智城，李显铭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71