半导体装置及其制造方法制造方法及图纸

在第一导电型的半导体基板(29)的正面侧设置有第一槽(21)和第二槽(25)，在第一槽(21)内填充有由导电体形成的栅电极(3)。在半导体基板(29)的正面侧，以与第一槽(21)接触的方式设置有第一杂质区(22)。在第一槽(21)与栅电极(3)之间设置有第一绝缘膜(24)，第一绝缘膜(24)具有厚度比与第一杂质区(22)接触的上半部厚的下半部(31)。第二绝缘膜(26)设置在第二槽(25)内。第一绝缘膜(24)的下半部(31)与第二绝缘膜(26)的下半部(33)连接。因此，能够以简单的制造工艺兼顾IGBT的dV/dt‑Rg权衡及Rg的导通控制性的改善与IE效果的提高。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置及其制造方法
本专利技术涉及一种半导体装置及其制造方法。
技术介绍
作为电力用半导体装置之一，有IGBT(InsulatedGateBipolarTransistor：绝缘栅双极型晶体管)。在IGBT中，有具有例如400V、600V、1200V、1700V、3300V或其以上的耐压的IGBT。IGBT有时用于例如变换器、逆变器等电力变换装置。对于电力用半导体装置，在要求低损耗、高效率、高耐量的同时要求低噪声(EMC)。EMC依赖于电压的随时间变化(dV/dt)。例如在逆变器工作时，导通的二极管在低电流时的dV/dt最容易变大。因此，需要通过增大栅极电阻(Rg)减缓开关速度来将导通时的dV/dt减小到适当的值。可是，如果将导通时的dV/dt减小，则IGBT的导通损耗(Eon)会变大。因此，Eon-dV/dt权衡的改善以及基于Rg的导通时的dV/dt控制性的改善变得重要。另一方面，为了降低IGBT的损耗，要求改善IGBT的导通电压Von与关断损耗Eoff之间的权衡关系(Von-Eoff权衡)。已知作为其改善方法而提高注入增强(InjectionEnhancement，IE)效果是有效的。例如公开有通过加厚沟槽底部的氧化膜来提高IE效果的结构(例如，参照非专利文献1)。此外，通过增大栅极与源极之间的电容(栅极-源极间电容)Cgs，能够期待抑制振铃(ringing)的效果。可是，如果Cgs过于增大，则用于开关的栅极电流会增加。因此，优选能够根据应用来容易地调整Cgs。在具有沟槽栅结构的IGBT中在相邻的沟槽间设置不产生沟道的浮置p层的结构被公开(例如，参照非专利文献2、3)。在具有浮置p层的沟槽栅型的IGBT中通过将相邻的沟槽间的产生沟道的台面部分进行微细化来提高IE效果的结构被公开(例如，参照非专利文献4)。图9是示出现有的沟槽栅型IGBT的有源部的剖面图。有源部是负责电流驱动的部分。如图9所示，在n-型半导体基板1的正面侧形成有沟槽型的MOS沟道。栅极氧化膜2和栅电极3设置在沟槽4内。在相邻的沟槽4与沟槽4之间的台面部5设置有产生沟道的p型层6。在p型层6的表面区域设置有n+型层7。n-型半导体基板1的正面侧由层间绝缘膜8覆盖。发射极9设置在层间绝缘膜8之上，介由接触孔与p型层6和n+型层7接触，并与p型层6和n+型层7电连接。为了确保耐压，在n-型半导体基板1的正面侧以夹着沟槽4的方式在台面部5的相反侧设置有不产生沟道的浮置p层10。在n-型半导体基板1的背面侧设置有n+型场截止层11、p型集电极层12和集电极13。图10是示出现有的提高了IE效果的沟槽栅型IGBT的有源部的剖面图。如图10所示，提高了IE效果的沟槽栅型IGBT与图9所示的现有的沟槽栅型IGBT相比，沟槽4的下半部的氧化膜14变得比上半部的栅极氧化膜2厚。由此，在台面部5的与漂移层浓度相同的区域流通的电流密度提高，因此IE效果提高。作为将Eon-dV/dt权衡和基于Rg的导通时的dV/dt控制性一同改善的结构，有虚拟(dummy)栅极型结构。在虚拟栅极型结构中，在成为虚拟栅极的发射极沟槽内填充有例如多晶硅来代替栅电极，在虚拟栅极的附近不设置n+发射极区(例如，参照专利文献1)。在虚拟栅极型结构中，在导通的前半部分那样的高电压时，由于空穴沿发射极沟槽积累，所以产生使空穴电流流向发射极的低电阻通路。由此，能够抑制浮置部的电位上升，因此，能够改善Eon-dV/dt权衡和基于Rg的导通时的dV/dt控制性。此外，存在使沟槽栅结构、与栅极绝缘膜和栅电极沿水平方向延伸的平面结构混合而成的结构。由于平面结构侧的源极区与发射极不直接连接，所以在平面结构侧不产生沟道(例如，参照专利文献2)。由此，能够不使用发射极沟槽，而改善Eon-Rg权衡和基于Rg的导通时的dV/dt控制性。此外，有通过在整个台面区域以相互接触或充分接近的方式设置虚拟沟槽，来消除浮置p层的结构(例如，参照专利文献3)。通过消除浮置p层，能够改善Eon-Rg权衡和基于Rg的导通时的dV/dt控制性。现有技术文献专利文献专利文献1：日本特开2002-353456号公报专利文献2：日本特表2013-522924号公报专利文献3：国际公开第2011/111500号公报非专利文献非专利文献1：M.Sumitomo等,ISPSD’12,pp.17-20,2012。非专利文献2：N.Tokura,IEEJTransactionsonIndustryApplications,Vol.130,No.6,pp.728-733,2010。非专利文献3：Y.Onozawa等,ISPSD’07,pp.13-16,2007。非专利文献4：M.Tanaka和I.Omura,ISPSD’12,pp.177-180,2012。
技术实现思路
技术问题然而，在图9或图10所示的现有的结构中，在导通时空穴电流在浮置p层流通。由此，浮置p层的电位上升，在栅极流通位移电流从而决定与dV/dt相关的时间段的导通速度，因此存在控制性变差的问题。此外，如果将台面部分进行微细化，则输入电容会变得非常小，因此存在外部电路与现有结构的匹配性变差的问题。另一方面，在虚拟栅极型结构中，在导通状态那样的低电压时，相对于栅极沟槽，空穴也容易积累在发射极沟槽，会使穿过台面部的空穴电流的电阻下降，因此，存在IE效果变小，导致导通电压Von的增加的问题。此外，在将沟槽栅结构与平面结构混合的情况下，由于在导通时不积极地使用空穴电流的低电阻通路，所以存在与虚拟栅极型结构相比IE效果容易受损、导通电压Von与Eon-Rg权衡难以兼顾的问题。此外，在通过接近的虚拟沟槽来消除浮置p层的结构中，需要形成在形成发射极沟槽时通过牺牲氧化而能够消除的程度的细的Si柱(pillar)，因此存在需要先进的制造技术的问题。本专利技术的目的在于，为了解决上述现有技术的问题，提供能够以简单的制造工艺兼顾IGBT的dV/dt-Rg权衡及Rg的导通控制性的改善与IE效果的提高的半导体装置及其制造方法。技术方案为了解决上述课题而实现目的，本专利技术的半导体装置具有：第一槽、栅电极、第二导电型的第一杂质区、第一导电型的第二杂质区、第一绝缘膜、第二槽、第二绝缘膜、第三绝缘膜、发射极、第二导电型的第三杂质层和集电极。第一槽和第二槽设置在第一导电型的半导体基板的正面侧。栅电极由填充在第一槽内的导电体形成。第一杂质区以与第一槽接触的方式设置在半导体基板的正面侧。第二杂质区设置在第一杂质区的表面附近区域。第一绝缘膜设置在第一槽与栅电极之间，并具有厚度比与第一杂质区接触的上半部厚的下半部。第二绝缘膜设置在第二槽内，并具有厚度比上半部厚的下半部。第三绝缘膜以跨在第一槽之上和第二槽之上的方式设置。发射极设置在第三绝缘膜上，并与第一杂质区和第二杂质区电连接。第三杂质层设置在半导体基板的背面侧。集电极设置在第三杂质层的表面。并且，第一绝缘膜的下半部与第二绝缘膜的下半部连接。根据本专利技术，在不产生沟道的浮置部，沟槽下部的厚的绝缘膜与相邻的沟槽下部的厚的绝缘膜连结，因此能够在浮置部以没有p层的状态确保耐压，能够改善dV/dt-Rg权衡和Rg的导通控制性。由于在台面部内与漂移层接触的沟槽下部的绝缘膜厚，所以本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具备：第一导电型的半导体基板；第一槽，设置在所述半导体基板的正面侧；栅电极，由填充在所述第一槽内的导电体形成；第二导电型的第一杂质区，以与所述第一槽接触的方式设置在所述半导体基板的正面侧；第一导电型的第二杂质区，设置在所述第一杂质区的表面附近区域；第一绝缘膜，设置在所述第一槽与所述栅电极之间，并具有厚度比与所述第一杂质区接触的上半部厚的下半部；第二槽，设置在所述半导体基板的正面侧；第二绝缘膜，设置在所述第二槽内，并具有厚度比上半部厚的下半部；第三绝缘膜，以跨在所述第一槽之上和所述第二槽之上的方式设置；发射极，设置在所述第三绝缘膜上，并与所述第一杂质区和所述第二杂质区电连接；第二导电型的第三杂质层，设置在所述半导体基板的背面侧；以及集电极，设置在所述第三杂质层的表面，其中，所述第一绝缘膜的下半部与所述第二绝缘膜的下半部连接。

【技术特征摘要】
【国外来华专利技术】2015.01.13 JP 2015-0040511.一种半导体装置，其特征在于，具备：第一导电型的半导体基板；第一槽，设置在所述半导体基板的正面侧；栅电极，由填充在所述第一槽内的导电体形成；第二导电型的第一杂质区，以与所述第一槽接触的方式设置在所述半导体基板的正面侧；第一导电型的第二杂质区，设置在所述第一杂质区的表面附近区域；第一绝缘膜，设置在所述第一槽与所述栅电极之间，并具有厚度比与所述第一杂质区接触的上半部厚的下半部；第二槽，设置在所述半导体基板的正面侧；第二绝缘膜，设置在所述第二槽内，并具有厚度比上半部厚的下半部；第三绝缘膜，以跨在所述第一槽之上和所述第二槽之上的方式设置；发射极，设置在所述第三绝缘膜上，并与所述第一杂质区和所述第二杂质区电连接；第二导电型的第三杂质层，设置在所述半导体基板的背面侧；以及集电极，设置在所述第三杂质层的表面，其中，所述第一绝缘膜的下半部与所述第二绝缘膜的下半部连接。2.根据权利要求1所述的半导体装置，其特征在于，所述栅电极的与所述第一绝缘膜的下半部接触的部分的宽...

【专利技术属性】
技术研发人员：小林勇介，小野泽勇一，武井学，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本,JP