一种逐次逼近式模数转换器制造技术

本发明专利技术涉及一种逐次逼近式模数转换器，包括比较器和电容DAC，所述转换器还包括有n路锁存器和锁存器控制信号产生电路，其中比较器的输出端与n路锁存器的输入端连接，n路锁存器的输出端与电容DAC控制端一一对准连接，所述锁存器控制信号产生电路的n个控制信号输出端分别与n路锁存器的控制信号输入端连接，锁存器控制信号产生电路用于根据采样时钟Clks和比较器比较完成信号Valid分别为n路锁存器产生控制信号。

【技术实现步骤摘要】
一种逐次逼近式模数转换器
本专利技术涉及模数转换器领域，更具体地，涉及一种逐次逼近式模数转换器。
技术介绍
ADC作为连接模拟世界和数字世界的桥梁，其性能备受关注。ADC可分为流水线式（Pipeline）ADC，快闪式（Flash）ADC，逐次逼近式（SAR）ADC等。PipelineADC具有较高的工作速度和较高的精度，其工作速度可达几百MHz，精度一般为10-14位。FlashADC具有最高的工作速度和较低的精度，其工作速度可达几GHz，精度一般低于8位。SARADC具有适中的工作速度和较高精度，其工作速度一般为几百KHz到几十MHz，精度一般为10-16位。不同结构的ADC因为其不同的功耗、速度和精度，适用于不同场合。SARADC因为其适中的工作速度、较高的转换精度、较低的功耗和近乎全数字的电路结构，受到了广泛的研究。SARADC有两大研究热点。一是在适当的精度和转换速度下，降低SARADC的功耗。由于SARADC广泛应用于移动设备，所以降低功耗具有实际意义。二是在适当的精度和功耗下，提高SARADC的转换速度。SARADC与其他ADC相比具有很低的功耗，但其速度不高。为利用其功耗优势，拓展其应用范围，势必要提高其工作速度。提高系统工作速度的传统方法是采用交织技术。交织技术采用多路并行工作的SARADC单元，然后再把这些SARADC单元的转换结果组合起来，从而成倍提高SARADC的工作速度。但交织技术通常需要额外电路来解决时序和增益误差等问题。现时SARADC工作速度受限于两部分延时。一是电容DAC稳定到所需精度的延时，称为稳定时间；另一部分是控制电路延时，也就是比较器比较结果到电容DAC开始充放电的延时，称为控制延时。传统SARADC这两部分延时基本相当，所以减小控制延时能有效提高SARADC工作速度。
技术实现思路
本专利技术为解决以上现有技术提供的逐次逼近式模数转换器控制延时过大的缺陷，提供了一种能够降低控制延时的逐次逼近式模数转换器。为实现以上专利技术目的，采用的技术方案是：一种逐次逼近式模数转换器，包括比较器和电容DAC，所述转换器还包括有n路锁存器和锁存器控制信号产生电路，其中比较器的输出端与n路锁存器的输入端连接，n路锁存器的输出端与电容DAC控制端一一对准连接，所述锁存器控制信号产生电路的n个控制信号输出端分别与n路锁存器的控制信号输入端连接，锁存器控制信号产生电路用于根据采样时钟Clks和比较器比较完成信号Valid分别为n路锁存器产生控制信号。优选地，所述锁存器控制信号产生电路包括第一同步触发链、第二同步触发链、第一组合逻辑电路、第二组合逻辑电路；所述第一同步触发链包括从左到右依次设置的触发器k1、触发器k2、…、触发器kn，其中n个触发器的触发器复位端口、触发器时钟端口分别接入采样时钟Clks和比较器比较完成信号Valid；对于触发器k1，其D端接入Dvdd；对于触发器k2、…、触发器k（n-1），其D端与位于其左侧的触发器的Q端连接，其Q端与位于其右侧的触发器的D端连接；所述第一组合逻辑电路包括一个三输入或门电路，所述三输入或门电路的三个输入端分别接入采样时钟Clks、比较器比较完成信号Valid和触发器kn的Q端；所述第二同步触发链包括从左到右依次设置的触发器j0、触发器j1、触发器j2、…、触发器jn，其中触发器j0、触发器j1、触发器j2、…、触发器jn的触发器复位端口、触发器时钟端口分别接入采样时钟Clks和三输入或门电路的输出端，触发器j0的D端接入Dvdd，触发器j0的Q端通过非门电路接入触发器j1的D端；对于触发器j2、…、触发器j(n-1)，其D端与位于其左侧的触发器的Q端连接，其Q端与位于其右侧的触发器的D端连接；其中触发器的Q端和D端分别表示触发器的同相输出端口和触发器的信号输入端口，Dvdd表示数字电路供电电压；所述第二组合逻辑电路包括n个输出回路，分别为输出回路En1、输出回路En2、…、输出回路Enn，其中每个输出回路均包括非门电路和与门电路，非门电路的输出端与与门电路的一个输入端连接；对于输出回路Eni，其非门电路的输入端与触发器ki的Q端连接，其与门电路的另一个输入端与触发器ji的Q端连接，i的值为1、2、3、..、n；输出回路En1、输出回路En2、…、输出回路Enn的与门电路的输出端分别与n路锁存器的控制信号输入端连接。上述方案中，采样时钟Clks由SARADC系统产生，采样状态时其为高电平或低电平，采样完后其状态改变；比较器比较完成信号Valid由SARADC系统产生，Valid应该为一脉冲信号，每完成一次比较产生一个脉冲，表示完成一次比较；第一同步触发链中的触发器为可复位触发器，假设其复位值为低电平，则ADC采样时采样信号Clks为高电平，第一同步触发链的输出Clk1、Clk1、…、Clkn为被复位为低电平。模数转换器工作时，在比较器比较完成信号Valid的触发下，因为第一同步触发链是级联的，所以触发器k1的高电平输入信号不断传递给k2、…、kn。所以Clk1、Clk2、…、Clkn，依次变为高电平（Dvdd），这些高电平时刻对应锁存器的关断（失能）时刻。第二同步触发链中的触发器为可复位触发器，采样信号Clks为高电平时，第二同步触发链的输出Clk1b、Clk2b、…、Clknb被复位为低电平,这里要特别注意触发器j1复位后的输入为高电平，但在第一个Valid脉冲作用下，触发器j1的输入变为了低电平，且一直保持为为低电平，所以触发器j1的输出clk1b在第二个Valid脉冲作用下变为了低电平，也就是Valid的宽度只有一个转换周期。模数转换器工作时,在比较器比较完成信号Valid的触发下，触发器j1的输出Clk1b先变为高电平（Dvdd），但因为触发器j1的输入D的高电平状态只保持了一个转换周期，所以第二个Valid脉冲触发时，触发器j1的输出Clk1b变为低电平。clk1b延时一个Valid脉冲产生clk2b、…、clk(n-1)b延时一个valid脉冲产生Clknb。第二同步触发链的输出Clk1b、Clk2b、…、Clknb的上升沿对应锁存器的使能时刻。第一组合逻辑电路产生第二同步触发链所需的工作时钟，该时钟需满足三个要求：一是采样完后输出回路En的输出端该为高电平以开启锁存器；二是每步转换开始时开启对应的锁存器；三是根据转换精度要求输出相应个数的锁存器使能信号。所以需要一个三输入或门电路组合采样信号、比较器比较完成信号和转换结束信号；第二组合逻辑电路组合第一同步触发链、第二同步触发链产生的锁存器使能和失能时刻，产生最终的锁存器使能控制信号。上述方案中，锁存器控制信号产生电路根据采样信号和比较器比较结果来产生锁存器所需控制信号，因此在比较器比较完成后，锁存器控制信号产生电路立刻向相应的锁存器下发使能信号，使得比较结果能够以较短的延时通过锁存器传递至电容DAC。因此本专利技术提供的模数转换器能够达到降低延时的效果。优选地，所述比较器的输出端通过缓冲器与n路锁存器的输入端连接，所述n路锁存器的输出端分别通过缓冲器与电容DAC连接。优选地，所述锁存器包括NMOS管MN2、PMOS管MP2、NMOS管MN1、PMOS管MP1、PMOS管MP3、本文档来自技高网...

【技术保护点】
一种逐次逼近式模数转换器，包括比较器和电容DAC，其特征在于：所述转换器还包括有n路锁存器和锁存器控制信号产生电路，其中比较器的输出端与n路锁存器的输入端连接，n路锁存器的输出端与电容DAC控制端一一对准连接，所述锁存器控制信号产生电路的n个控制信号输出端分别与n路锁存器的控制信号输入端连接，锁存器控制信号产生电路用于根据采样时钟Clks和比较器比较完成信号Valid分别为n路锁存器产生控制信号。

【技术特征摘要】
1.一种逐次逼近式模数转换器，包括比较器和电容DAC，其特征在于：所述转换器还包括有n路锁存器和锁存器控制信号产生电路，其中比较器的输出端与n路锁存器的输入端连接，n路锁存器的输出端与电容DAC控制端一一对准连接，所述锁存器控制信号产生电路的n个控制信号输出端分别与n路锁存器的控制信号输入端连接，锁存器控制信号产生电路用于根据采样时钟Clks和比较器比较完成信号Valid分别为n路锁存器产生控制信号。2.根据权利要求1所述的种逐次逼近式模数转换器，其特征在于：所述锁存器控制信号产生电路包括第一同步触发链、第二同步触发链、第一组合逻辑电路、第二组合逻辑电路；所述第一同步触发链包括从左到右依次设置的触发器k1、触发器k2、…、触发器kn，其中n个触发器的触发器复位端口、触发器时钟端口分别接入采样时钟Clks和比较器比较完成信号Valid；对于触发器k1，其D端接入Dvdd；对于触发器k2、…、触发器k（n-1），其D端与位于其左侧的触发器的Q端连接，其Q端与位于其右侧的触发器的D端连接；所述第一组合逻辑电路包括一个三输入或门电路，所述三输入或门电路的三个输入端分别接入采样时钟Clks、比较器比较完成信号Valid和触发器kn的Q端；所述第二同步触发链包括从左到右依次设置的触发器j0、触发器j1、触发器j2、…、触发器jn，其中触发器j0、触发器j1、触发器j2、…、触发器jn的触发器复位端口、触发器时钟端口分别接入采样时钟Clks和三输入或门电路的输出端，触发器j0的D端接入Dvdd，触发器j0的Q端通过非门电路接入触发器j1的D端；对于触发器j2、…、触发器j(n-1)，其D端与位于其左侧的触发器的Q端连接，其Q端与位于其右侧的触发器的D端连接；其中触发器的Q端和D端分别表示触发器的同相输出端口和触发器的信号输入端口，Dvdd表示数字电路供电电压；所述第二组合逻辑电路包括n个输出回路，分别为输出回路En1、输出回路En2、…、输出回路Enn，其中每个输出回路均包括非门电路和与门电路，非门电路的输出端与与门电路的一个输入端连接；对于输出回路Eni，其非门电路的输入端与触发器ki的Q端连接，其与门电路的另一个输入端与触发器ji的Q端连接，i的值为1、2、3、..、n；输出回路En1、输出回路En2、…、输出回路Enn的与门电路的输出端分别...

【专利技术属性】
技术研发人员：吴华灵，谭洪舟，陆许明，徐永键，路崇，
申请(专利权)人：广东顺德中山大学卡内基梅隆大学国际联合研究院，中山大学花都产业科技研究院，中山大学，
类型：发明
国别省市：广东,44