使用应力缓冲器封装集成电路装置的方法制造方法及图纸

一种制造多个半导体装置的方法包括将多个集成电路(IC)管芯附着到基板上，所述附着包括在所述IC管芯上的接点和所述基板上的接点之间形成电连接。在将所述IC管芯附着到所述基板上之后，将第一包封材料放置在所述IC管芯的应力敏感区域上方。所述第一包封材料包括30％或小于30％的大于指定大小的填充物颗粒。将第二包封材料放置在所述第一包封材料上方。所述第二包封材料包括60％或大于60％的填充物颗粒。

【技术实现步骤摘要】
使用应力缓冲器封装集成电路装置的方法
本专利技术大体上涉及集成电路装置封装，且更具体来说，涉及使用应力缓冲器封装集成电路装置。
技术介绍
现今，多种集成电路装置以低成本封装方法来封装，其通常包括包封在塑料包封物中的半导体管芯。由于集成电路装置变得越来越精密，通常伴随有低成本封装的一些电路可对热-机械应力敏感。例如，敏感的模拟电路可需要诸如+/-0.1mV的电压容限，但封装应力会引起敏感电路超过所需的电压容限，具有诸如+/-5mV的性能。减少应力对敏感电路的影响的一种方式是添加制造过程的步骤，诸如在晶片级，在使用包封物包封处于晶片形式时的半导体管芯之前，在敏感电路正上方涂覆经图案化的介电材料。然而，添加到制造过程中的额外步骤可显著影响集成电路装置的整体复杂度和成本。所需的是一种减少封装集成电路装置中的应力的更加具有成本效益的方法。
技术实现思路
一种用于制作多个封装集成电路装置的方法，包括：将具有大于0.1和小于3吉帕斯卡(GPa)的弹性模数的第一材料层直接放置在集成电路组件矩阵和基板的第一主表面的暴露部分上方，所述第一主表面的暴露部分上安装有所述集成电路组件；将具有大于15和小于50GP本文档来自技高网...

【技术保护点】
一种用于制作多个封装集成电路装置的方法，其特征在于，包括：将具有大于0.1和小于3吉帕斯卡(GPa)的弹性模数的第一材料层直接放置在集成电路组件矩阵和基板的第一主表面的暴露部分上方，所述第一主表面的暴露部分上安装有所述集成电路组件；将具有大于15和小于50GPa的弹性模数的第二材料层放置在所述第一材料层上方以包封所述集成电路组件；以及单分所述基板以形成所述多个封装集成电路装置。

【技术特征摘要】
2015.10.07 US 14/877,4671.一种用于制作多个封装集成电路装置的方法，其特征在于，包括：将具有大于0.1和小于3吉帕斯卡(GPa)的弹性模数的第一材料层直接放置在集成电路组件矩阵和基板的第一主表面的暴露部分上方，所述第一主表面的暴露部分上安装有所述集成电路组件；将具有大于15和小于50GPa的弹性模数的第二材料层放置在所述第一材料层上方以包封所述集成电路组件；以及单分所述基板以形成所述多个封装集成电路装置。2.根据权利要求1所述的方法，其特征在于，另外包括：将所述第一材料层加热到所述第一材料层的熔点温度；以及将所述第二材料层加热到所述第二材料层的熔点温度直到所述第二材料层熔化。3.根据权利要求1所述的方法，其特征在于，另外包括：在将所述第二材料层放置在所述第一材料层上方之前，将所述第一材料层模制在所述集成电路组件和所述基板的所述第一主表面的所述暴露部分的周围。4.根据权利要求2所述的方法，其特征在于，另外包括：加热所述第一和第二材料层以包封所述集成电路组件和所述基板的所述第一主表面的所述暴露部分。5.根据权利要求1所述的方法，其特征在于：在将所述第一层放置在所述集成电路组件矩阵上方之前，结合所述第一层和所述第二层。6.一种用于制作封装集成电路装置的方法，其特征在于，包括：将集成电路组件附着到基板的第一主表面上；将筛安置在所述集成电路组件的应力敏感电路上方，其中所述筛被配置成在所述筛和所述集成...

【专利技术属性】
技术研发人员：纳瓦斯·坎·奥拉提卡兰达尔，阿希莱什·库马尔·辛格，尼尚特·拉赫拉，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国,US