一种逐次逼近ADC电容阵列的低功耗高线性度切换方法技术

本发明专利技术公开了一种用于逐次逼近ADC电容阵列的低功耗高线性度切换方法，属逐次逼近ADC的超低功耗设计技术领域。该方法属于基于上极板采样的三基准(V

【技术实现步骤摘要】
一种逐次逼近ADC电容阵列的低功耗高线性度切换方法
本专利技术属于集成电路
，涉及逐次逼近ADC电容阵列，尤其是一种逐次逼近ADC电容阵列的低功耗高线性度切换方法。
技术介绍
凭借低功耗的优势，以电容阵列为主体结构的电荷再分配型逐次逼近(SAR)ADC在EEG、ECOG等植入式生物电子学系统中获得了广泛应用，尤其是基于上极板采样的三基准(Vref、Vcm＝Vref/2及Gnd＝0)电容阵列切换方法，其所对应电容阵列中单位电容的数目仅为传统结构的1/4，非常适合在植入式生物医疗电子系统应用。在电荷再分配型SARADC中，电容阵列的切换方式不仅影响电容阵列及整个SARADC的功耗，而且对ADC的非线性也具有重要影响。传统的电荷再分配型SARADC电容阵列切换方式所对应的电容阵列规模较大，不利于面积、匹配性能、功耗以及速度的优化。
技术实现思路
本专利技术的目的在于克服上述现有技术的缺点，提供一种逐次逼近ADC电容阵列的低功耗高线性度切换方法，能降低SARADC的功耗，减小芯片面积，节省成本，并且在A/D转换线性度方面也具有明显优势，能够提高电容阵列匹配设计的灵活性。本专利技术的目的是通过以下技术方案来实现的：这种逐次逼近ADC电容阵列的低功耗高线性度切换方法为：采用开关控制时序初始化技术，在上极板采样阶段，两个电容阵列最高位电容接至Vcm，其余电容全部接至Vref，即：Sp(N-2)＝Sn(N-2)＝“1/2”，Sp(N-3)＝Sp(N-4)＝......＝Sp1＝Sp0＝“1”，Sn(N-3)＝Sn(N-4)＝......＝Sn1＝Sn0＝“1”，其中，“1/2”和“1”分别表示所对应的电容接至Vcm和Vref，N代表ADC的位数(BN-1～B0)；采用电容向下切换与向上切换相结合的逻辑切换方式；在最高位BN-1产生之后，输出较高一侧的电容阵列中所有的电容发生向下切换，所连接的电位均减小Vcm；在第二位BN-2产生之后，在保证正确A/D转换的前提下，采用向下转换或向上转换两种方式；在第三位及之后的数字输出BN-i产生之后，其中i＝3,4,N-1，输出较高一侧的电容阵列中，电容CN-i发生向下切换，所连接的电位减小Vcm，即：Sn(N-i)＝Sn(N-i)-1/2，或Sp(N-i)＝Sp(N-i)-1/2；随后，当最低位B0产生之后，整个A/D转换完成，电容阵列准备下一次采样及后续时序切换。进一步，以上在第二位BN-2产生之后，在保证正确A/D转换的前提下，采用向下转换或向上转换两种方式，具体为：在BN-1＝1且BN-2＝1，或者BN-1＝0且BN-2＝0的情况下，输出较低一侧的电容阵列中，最高位的电容发生向上切换，所连接的电位增加Vcm，即：Sn(N-2)＝Sn(N-2)+1/2，或Sp(N-2)＝Sp(N-2)+1/2；在BN-1＝1且BN-2＝0，或者BN-1＝0且BN-2＝1的情况下，输出较高一侧的电容阵列中，除最高位电容之外的其它电容均发生向下切换，所连接的电位均减小Vcm，即：Snm＝Snm-1/2，或Spm＝Spm-1/2，其中，m＝0,1,...,N-3。进一步，以上N位的逐次逼近ADC有两个N-2位的电容阵列。与现有技术相比，本专利技术具有以下有益效果：本专利技术的方法属于基于上极板采样的三基准(Vref、Vcm＝Vref/2及Gnd＝0)电容阵列切换方法，其所对应电容阵列中单位电容的数目仅为现有技术结构的1/4。因此，该方法能显著降低SARADC的功耗，减小芯片面积，节省成本，并且在A/D转换线性度方面也具有明显优势，能够提高电容阵列匹配设计的灵活性。进一步的，在采取本专利技术切换方法的10位逐次逼近ADC实施例中，不考虑寄生电容时，转换能耗仅为传统方法的1.2％；在上极板寄生电容为单位电容10％、下极板寄生电容为单位电容15％的条件下，转换能耗仅为传统方法的1.3％；在单位电容误差σ0/C＝3％(C为电容阵列中单位电容的值)的情况下，本专利技术公开切换方法所对应DNL和INL的最大标准偏差分别为0.48LSB和0.34LSB(LeastSignificantBit,LSB)，明显优于其它的常见方法。附图说明图1为本专利技术适用的差分逐次逼近ADC结构；图2为本专利技术公开的低功耗高线性度逻辑切换方式；图3为采用本专利技术切换方式的10位逐次逼近ADC电容阵列能耗；图4为考虑寄生电容情况下本专利技术10-bit实施例的电容阵列能耗；图5为本专利技术10-bit逐次逼近ADC实施例的非线性建模仿真结果。具体实施方式为了将本专利技术的目的、技术方案和优点表达得更加清楚，下面结合附图对本专利技术再作进一步详细的说明。在此，本专利技术的实施例及说明仅为对本专利技术的解释，不作为对本专利技术的限定。(1)本专利技术所涉及的专业术语说明SAR：SuccessiveApproximationRegister，逐次逼近寄存器；ADC：Analog-to-DigitalConverter，模/数转换器；LSB：Least-Significant-Bit，最低有效位；(2)本专利技术的工作原理参照图1和图2，对于本专利技术公开的的电容阵列切换方法，在采样结束后，通过比较器比较Vip和Vin的大小直接产生最高位的输出BN-1，该过程不消耗能耗；通过采用上极板采样以及开关阵列逻辑时序初始化技术，根据BN-1的结果，输出较高一侧的电容阵列中，由于所有的电容整体发生向下切换，也不需要基准提供能耗，因此，产生第二位BN-2的过程也不消耗能耗；此外，在产生第三位数字输出BN-3的过程中，若为向上切换(up-transition)，即：Sn(N-2)＝Sn(N-2)+1/2，(或Sp(N-2)＝Sp(N-2)+1/2)，则电容阵列开关控制信号由“1/211……1”变为“111……1”；若为向下切换(down-transition)，即：Snm＝Snm-1/2，(或Spm＝Spm-1/2)，其中，m＝0,1,...,N-3，则电容阵列开关控制信号由“1/211……1”变为“1/21/21/2……1/2”；以上无论是向上切换还是向下切换，第三位数字输出BN-3的产生均不需要基准提供能耗。在产生前三位的数字输出(BN-1-BN-3)之后，在后续的转换过程中电容阵列采取单调向下切换的逻辑控制方式，而且切换的基准差值仅为Vcm(从Vcm到Gnd，或者从Vref到Vcm)，功耗较小；此外，单调向下切换在每个时钟周期内仅有一个电容发生连接关系的变化，不仅简化了逻辑控制时序，有利于ADC线性度的提高。在上述电容阵列切换方法所对应的电容阵列中，电容发生向上切换的次数很少，避免了多次对寄生电容的重复充电，从而有效减小了寄生电容的功耗(由表1中的建模仿真结果可得到验证)。表1本专利技术和传统方法的比较(10-bitADC)表1中以10-bitADC为例，在对应电容阵列规模、开关数目以及转换能耗方面对本专利技术和传统方法进行了对比和建模仿真，其中，Cpt表示整个电容阵列的上极板对衬底的寄生电容之和，Cpb表示单位电容的下极板对衬底的寄生电容，Ctot表示整个电容阵列的总电容值。图3和图4也分别示出了考虑寄生电容前后本专利技术提供方法所对应的电容阵列转换能耗。本专利技术提供的电容阵列切换方法具有明显的优势，其对应的电容阵列本文档来自技高网...

【技术保护点】
一种逐次逼近ADC电容阵列的低功耗高线性度切换方法，其特征在于，采用开关控制时序初始化技术，在上极板采样阶段，两个电容阵列最高位电容接至V

【技术特征摘要】
1.一种逐次逼近ADC电容阵列的低功耗高线性度切换方法，其特征在于，采用开关控制时序初始化技术，在上极板采样阶段，两个电容阵列最高位电容接至Vcm，其余电容全部接至Vref，即：Sp(N-2)＝Sn(N-2)＝“1/2”，Sp(N-3)＝Sp(N-4)＝......＝Sp1＝Sp0＝“1”，Sn(N-3)＝Sn(N-4)＝......＝Sn1＝Sn0＝“1”，其中，“1/2”和“1”分别表示所对应的电容接至Vcm和Vref，N代表ADC的位数(BN-1～B0)；采用电容向下切换与向上切换相结合的逻辑切换方式；在最高位BN-1产生之后，输出较高一侧的电容阵列中所有的电容发生向下切换，所连接的电位均减小Vcm；在第二位BN-2产生之后，在保证正确A/D转换的前提下，采用向下转换或向上转换两种方式；在第三位及之后的数字输出BN-i产生之后，其中i＝3,4,N-1，输出较高一侧的电容阵列中，电容CN-i发生向下切换，所连接的电位减小Vcm，即：Sn(N-i)＝Sn(N-i)-1/2，或Sp(N-i)...

【专利技术属性】
技术研发人员：佟星元，
申请(专利权)人：西安邮电大学，
类型：发明
国别省市：陕西,61