一种基于单调性电容开关的模数转换器制造技术

本发明专利技术公开了一种基于单调性电容开关的模数转换器，包括含有非交叠时钟、自举开关、比较器、内部时钟产生单元、DAC控制逻辑单元、异步延时逻辑单元、DAC电容阵列；本发明专利技术采用单一性电容开关结构，电容阵列采用分段电容，比较器中加入M9减少误差电压，提升版图后仿的比较速度，在自举开关中加入非交叠时钟可以提升线性度，并且提出一种产生异步的控制结构，本发明专利技术降低了功耗，同时版图面积较小。

【技术实现步骤摘要】

本专利技术涉及电子电路
，尤其涉及一种基于单调性电容开关的模数转换器。
技术介绍
A/D转换器是连接模拟系统与数字信号处理系统重要的桥梁，在数字信号处理技术及无线通信领域的广泛应用，使得对基于CMOS工艺的ADC(Analog-to-digitalconverter，模数转换器)的需求量日益增加，尤其是对高速度、高精度、低功耗、低成本的ADC。SAR(SuccessiveApproximationRegister，逐次逼近型)A/D转换电路的分辨率与其他类型ADC相比较，面积小，功耗也相对较低，采样速度中等。随着便携式设备和无线传感等应用领域的兴起，应用系统对数据处理速度和低功耗的要求越来越高。
技术实现思路
本专利技术所要解决的技术问题是针对
技术介绍
的不足提供了一种基于单调性电容开关的模数转换器。本专利技术为解决上述技术问题采用以下技术方案：本专利技术所要解决的技术问题是针对
技术介绍
的不足提供了一种基于单调性电容开关的模数转换器。本专利技术为解决上述技术问题采用以下技术方案：一种基于单调性电容开关的模数转换器，包括非交叠时钟、自举开关、比较器、内部时钟产生单元、DAC控制逻辑单元、异步延时逻辑单元、DAC电容阵列，其中，非交叠时钟的CLK输入端连接采样信号，非交叠时钟的CLK_1N输出端和CLK_2N输出端分别连接自举开关的CLK_1N输入端和CLK_2N输入端，自举开关的Vin输入端连接输入信号，自举开关的Vout输出端分别连接比较器的VIN输入端和DAC电容阵列的输出端；比较器的Vbias偏置端接偏置电压模块；比较器的两个输出端，一方面连接一个与门的两输入端，比较器的Valid输出端连接内部时钟产生单元的Valid输入端,内部时钟产生单元的SAMPLE输入端连接采样信号，内部时钟产生单元的C1输出端至C10输出端分别与DAC控制逻辑单元的C1输入端至C10输入端对应连接；比较器的两个输出端另一方面分别与DAC控制逻辑单元的OUTN输出端和OUTP输出端对应连接；DAC控制逻辑单元的CAP_N输出端连接对应的DAC电容阵列的输入端；DAC控制逻辑单元的CN端和CP端分别连接异步延时逻辑单元的CNi输入端和CPi输入端，内部时钟产生单元的C2-C10端连接异步延时逻辑单元的C2-C10端,异步延时逻辑单元的Si2至Si10输出端接入对应S2至S10输入端，比较器的Valid输出端连接异步延时逻辑单元的Valid输入端,内部时钟产生单元C1输出端连接异步延时逻辑单元的C1输入端,V_CLC输出端连接比较器的V_CLC输入端，外设参考电压Vref输出端连接DAC控制逻辑单元的Vref输入端。作为本专利技术一种基于单调性电容开关的模数转换器的进一步优选方案，所述输入信号为有两路幅度相同，频率相反的输入信号。作为本专利技术一种基于单调性电容开关的模数转换器的进一步优选方案，所述DAC电容阵列采用五五分段电容。本专利技术采用以上技术方案与现有技术相比，具有以下技术效果：1、本专利技术采用单调性电容开关过程，同时电容阵列采用五五分段电容，功耗降低，版图面积进一步减小，测得的功耗为0.775mW,小于同结构的功耗；2、专利技术采用的异步延时逻辑单元，只要保证延时电路的延时时间大于对应电容阵列充放电的时间，异步控制就能够正常产生；3、专利技术采样保持电路加入非交叠时钟可以提升线性度；4、专利技术比较器中加入M9可以提高电压分辨率和后仿中的比较速度。附图说明图1是本专利技术的整体系统结构图；图2是本专利技术比较器的电路图；图3是本专利技术非交叠时钟的电路图；图4是本专利技术异步延时逻辑单元电路图；图5是SARADC的工作过程；图6是内部时钟产生单元在一个转换周期内的电平变化示意图；图7是V_CLC在一个转换周期内的电平变化示意图；图8是非交叠时钟的转换波形图；图9(a)是采样开关利用交叠时钟；图9(b)是采样开关利用非交叠时钟的动态性能；图10是仿真得到的波形图；图11是SARADC的动态性能，采样频率范围0-80MHZ；图12是输入频率16.6025MHZ,采样频率40MHZ的动态性能图。具体实施方式下面结合附图对本专利技术的技术方案做进一步的详细说明：如图1所示，一种基于单调性电容开关的模数转换器，包括非交叠时钟、自举开关、比较器、内部时钟产生单元、DAC控制逻辑单元、异步延时逻辑单元、DAC电容阵列，其中，非交叠时钟的CLK输入端连接采样信号，非交叠时钟的CLK_1N输出端和CLK_2N输出端分别连接相对应的自举开关的输入端，自举开关的Vin输入端连接输入信号，自举开关的Vout输出端分别连接比较器的VIN输入端和DAC电容阵列的输出端；比较器的Vbias偏置端接偏置模块；比较器的两个输出端，一方面连接一个与门的两输入端，比较器的Valid输出端连接内部时钟产生单元的Valid输入端,内部时钟产生单元的SAMPLE输入端连接采样信号，内部时钟产生单元的C1输出端至C10输出端分别与DAC控制逻辑单元的C1输入端至C10输入端对应连接；比较器的两个输出端另一方面分别与DAC控制逻辑单元的OUTN输出端和OUTP输出端对应连接；DAC控制逻辑单元的CAP_N(P)输出端连接对应的DAC电容阵列的输入端；DAC控制逻辑单元的CN端和CP端分别连接异步延时逻辑单元的CNi输入端和CPi输入端，如图4所示，内部时钟产生单元的Ci端连接异步延时逻辑单元的Ci端,异步延时逻辑单元的Si2至Si10输出端接入对应S2至S10输入端，比较器的Valid输出端连接异步延时逻辑单元的Valid输入端,内部时钟产生单元C1输出端连接异步延时逻辑单元的C1输入端,V_CLC输出端连接比较器的V_CLC输入端，外设参考电压Vref输出端连接DAC控制逻辑单元的Vref输入端。本专利技术采用单调性电容开关过程，同时电容阵列采用五五分段电容，功耗降低，版图面积进一步减小，测得的功耗为0.775mW,小于同结构的功耗；本专利技术采用的异步延时逻辑单元，只要保证延时电路的延时时间大于对应电容阵列充放电的时间，异步控制就能够正常产生；采样保持电路加入非交叠时钟可以提升线性度；比较器中加入M9可以提高电压分辨率和后仿中的比较速度。为了克服同步时钟控制电路需要N+1(或者N+2)倍的内部时钟作为电路主时钟，采用一种新的异步延时逻辑单元，异步时钟可以通过内部逻辑电路产生；为了克服单调型电容阵列占用的版图面积过大，采用分段电容，降低功耗的同时减小版图面积；为了提高采保电路的线性度，加入非交叠时钟可以进一步改善性能；在后仿时，为了提高比较器的可分辨电压范围和比较速度，加入M9，如图2所示；含有非交叠时钟的采样电路：CLK_1N是与CLK同相的时钟，CLK_2N是CLK_1N的非交叠反相时钟。CLK_1N为低电平时，采样开关M10关断，M1,M3,M4,M8,M9导通，其余各管关断，节点1的电压被充电到VDD,节点2的电压充电到地，节点3充电到VDD，节点4放电到地，此时的电容电荷量是VDDC；CLK_1N为高电平时，采样开关M10开启，M7,M5,M6导通，采样管的栅端电压等于VDD+Vin，Vout等于Vin.比较器电路：V_CLC为高，Valid为低；V_CLC为低时，M3，M4端比较两输入电压，由于M5和本文档来自技高网...

【技术保护点】
一种基于单调性电容开关的模数转换器，其特征在于：包括非交叠时钟、自举开关、比较器、内部时钟产生单元、DAC控制逻辑单元、异步延时逻辑单元、DAC电容阵列，其中，非交叠时钟的CLK输入端连接采样信号，非交叠时钟的CLK_1N输出端和CLK_2N输出端分别连接自举开关的CLK_1N输入端和CLK_2N输入端，自举开关的Vin输入端连接输入信号，自举开关的Vout输出端分别连接比较器的VIN输入端和DAC电容阵列的输出端；比较器的Vbias偏置端接偏置电压模块；比较器的两个输出端，一方面连接一个与门的两输入端，比较器的Valid输出端连接内部时钟产生单元的Valid输入端,内部时钟产生单元的SAMPLE输入端连接采样信号，内部时钟产生单元的C1输出端至C10输出端分别与DAC控制逻辑单元的C1输入端至C10输入端对应连接；比较器的两个输出端另一方面分别与DAC控制逻辑单元的OUTN输出端和OUTP输出端对应连接；DAC控制逻辑单元的CAP_N输出端连接对应的DAC电容阵列的输入端；DAC控制逻辑单元的CN端和CP端分别连接异步延时逻辑单元的CNi输入端和CPi输入端，内部时钟产生单元的C2‑C10端连接异步延时逻辑单元的C2‑C10端,异步延时逻辑单元的Si2至Si10输出端接入对应S2至S10输入端，比较器的Valid输出端连接异步延时逻辑单元的Valid输入端,内部时钟产生单元C1输出端连接异步延时逻辑单元的C1输入端,V_CLC输出端连接比较器的V_CLC输入端，外设参考电压Vref输出端连接DAC控制逻辑单元的Vref输入端。...

【技术特征摘要】
1.一种基于单调性电容开关的模数转换器，其特征在于：包括非交叠时钟、自举开关、比较器、内部时钟产生单元、DAC控制逻辑单元、异步延时逻辑单元、DAC电容阵列，其中，非交叠时钟的CLK输入端连接采样信号，非交叠时钟的CLK_1N输出端和CLK_2N输出端分别连接自举开关的CLK_1N输入端和CLK_2N输入端，自举开关的Vin输入端连接输入信号，自举开关的Vout输出端分别连接比较器的VIN输入端和DAC电容阵列的输出端；比较器的Vbias偏置端接偏置电压模块；比较器的两个输出端，一方面连接一个与门的两输入端，比较器的Valid输出端连接内部时钟产生单元的Valid输入端,内部时钟产生单元的SAMPLE输入端连接采样信号，内部时钟产生单元的C1输出端至C10输出端分别与DAC控制逻辑单元的C1输入端至C10输入端对应连接；比较器的两个输出端另一方面分别与DAC控制逻辑单元的OUTN输...

【专利技术属性】
技术研发人员：李卫，杨文吒，郭宇峰，方玉明，张长春，
申请(专利权)人：南京邮电大学，
类型：发明
国别省市：江苏;32