移位寄存器、其驱动方法、栅极集成驱动电路及显示装置制造方法及图纸

本发明专利技术公开了一种移位寄存器、其驱动方法、栅极集成驱动电路及显示装置，通过在现有的移位寄存器中增设降噪模块，在信号输入端输入的有效脉冲信号的控制下，利用参考信号端消除信号输出端的噪声；同时，在由级联的多个本发明专利技术实施例提供移位寄存器组成的栅极集成驱动电路中，利用各级移位寄存器中的降噪模块与各信号输出端之间的连接关系，当一个移位寄存器的信号输出端输出异常时，可以将噪声耦合至与该级移位寄存器相邻的移位寄存器中的降噪模块，通过该降噪模块将噪声耦合释放到参考信号端，消除噪声，使各级移位寄存器的信号输出端的噪声相互抵消，在提高移位寄存器去除噪音能力的同时，提高栅极集成驱动电路输出的栅极扫描信号的稳定性。

Shift register, driving method thereof, grid integrated driving circuit and display device

The invention discloses a shift register and its driving method, integrated gate drive circuit and display device, by adding noise reduction module in the shift register in the existing effective control input pulse signal in the signal input terminal, the reference signal output end of the signal terminal to eliminate noise; at the same time, in a cascade of multiple one embodiment of the invention provides a shift register consisting of integrated gate drive circuit, use at all levels of connection between the shift register and noise reduction module of the signal output end, when a shift register output signal is abnormal, can be coupled to the noise noise reduction module and level shift register adjacent shift register the noise will be released to the end coupling reference signal, through the noise reduction module to eliminate noise, the signal output end of the shift register at all levels The noise is counteracted by each other, and the stability of the grid scan signal is improved while the shift register can eliminate the noise.

【技术实现步骤摘要】

本专利技术涉及显示
，尤指一种移位寄存器、其驱动方法、栅极集成驱动电路及显示装置。
技术介绍
GOA(GateonArray)是一种将栅极集成驱动电路集成于薄膜晶体管基板上的技术，通过栅极集成驱动电路向像素区域的各薄膜晶体管的栅极提供栅极扫描信号，逐行开启各薄膜晶体管，实现像素单元的数据信号输入。在现有技术中，移位寄存器作为栅极集成驱动电路的组成部分，基本结构如图1a所示，包括15个薄膜晶体管，分别为第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8、第九薄膜晶体管M9、第十薄膜晶体管M10、第十一薄膜晶体管M11、第十二薄膜晶体管M12、第十三薄膜晶体管M13、第十四薄膜晶体管M14、第十五薄膜晶体管M15，一个存储电容C，一个时钟信号端CLK，两个控制信号端VDD1和VDD2，一个信号输入端INPUT，一个复位信号端RESET，一个参考信号端VSS、以及一个信号输出端G[N]。此外，由级联的上述移位寄存器组成的栅极集成驱动电路的结构如图1b所示，第N级移位寄存器的信号输出端在输出栅极扫描信号的同时，向第N+2级移位寄存器的复位信号端提供复位信号，同时向第N-1级移位寄存器的信号输入端提供有效脉冲信号。通常，对于显示面板的一行像素，一帧内的大部分时间为像素电压的保持状态，即移位寄存器的信号输出端G[N]输出的电位保持低电平；同时，对于栅极集成驱动电路，如果其中一个移位寄存器的信号输出端输出的信号异常，则会导致与其连接的上下级移位寄存器的信号输出端均会出现输出异常；因此，提高移位寄存器去除噪音的能力显得尤其重要。基于此，如何提高移位寄存器去除噪音的能力，是本领域技术人员亟待解决的技术问题。
技术实现思路
本专利技术实施例提供的一种移位寄存器、其驱动方法、栅极集成驱动电路及显示装置，用以解决如何提高移位寄存器去除噪音的能力，提高移位寄存器输出的栅极扫描信号的稳定性。本专利技术实施例提供了一种移位寄存器，包括：连接于信号输入端与第一节点之间的输入模块，用于在所述信号输入端输入的有效脉冲信号的控制下，将有效脉冲信号提供至所述第一节点；连接于所述第一节点、时钟信号端、以及信号输出端之间的输出控制模块，用于在所述第一节点的控制下，将所述时钟信号端的时钟信号提供至所述信号输出端；连接于复位信号端、参考信号端、以及所述第一节点之间的复位模块，用于在所述复位信号端的复位信号的控制下，将所述参考信号端的参考信号提供至所述第一节点；还包括：连接于所述信号输入端、所述参考信号端、以及所述信号输出端之间的降噪模块，用于在所述信号输入端输入的有效脉冲信号的控制下，将所述参考信号端的参考信号提供至所述信号输出端。在一种可能的实施方式中，在本专利技术实施例提供的上述移位寄存器中，所述降噪模块，包括：第一薄膜晶体管；其中，所述第一薄膜晶体管的栅极与所述信号输入端相连，源极与所述参考信号端相连，漏极与所述信号输出端相连。在一种可能的实施方式中，在本专利技术实施例提供的上述移位寄存器中，所述输入模块，包括：第二薄膜晶体管；其中，所述第二薄膜晶体管的栅极和源极均与所述信号输入端相连，漏极与所述第一节点相连。在一种可能的实施方式中，在本专利技术实施例提供的上述移位寄存器中，所述输出控制模块，包括：第三薄膜晶体管、以及电容；其中，所述第三薄膜晶体管的栅极与所述第一节点相连，源极与所述时钟信号端相连，漏极与所述信号输出端相连；电容连接于所述第一节点与所述信号输出端之间。在一种可能的实施方式中，在本专利技术实施例提供的上述移位寄存器中，所述复位模块，包括：第四薄膜晶体管；其中，所述第四薄膜晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述第一节点相连。在一种可能的实施方式中，在本专利技术实施例提供的上述移位寄存器中，还包括：连接于第一控制信号端、所述第一节点、所述参考信号端、以及所述信号输出端之间的第一下拉控制模块，用于在所述第一节点的控制下，将所述参考信号端的参考信号提供至第二节点，在所述第二节点为所述第一控制信号端输入的第一控制信号时，将所述参考信号端的参考信号分别提供至所述第一节点和所述信号输出端；连接于第二控制信号端、所述第一节点、所述参考信号端、以及所述信号输出端之间的第二下拉控制模块，用于在所述第一节点的控制下，将所述参考信号端的参考信号提供至第四节点，在所述第四节点为所述第二控制信号端输入的第二控制信号时，将所述参考信号端的参考信号分别提供至所述第一节点和所述信号输出端；所述第一控制信号端与所述第二控制信号端交替输入控制信号。在一种可能的实施方式中，在本专利技术实施例提供的上述移位寄存器中，所述第一下拉控制模块，包括：第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、以及第十薄膜晶体管；其中，所述第五薄膜晶体管的栅极和源极均与所述第一控制信号端相连，漏极与第三节点相连；所述第六薄膜晶体管的栅极与所述第三节点相连，源极与所述第一控制信号端相连，漏极与所述第二节点相连；所述第七薄膜晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连，漏极与所述第三节点相连；所述第八薄膜晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连，漏极与所述第二节点相连；所述第九薄膜晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述第一节点相连；所述第十薄膜晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述信号输出端相连；所述第二下拉控制模块，包括：第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、第十四薄膜晶体管、第十五薄膜晶体管、以及第十六薄膜晶体管；其中，所述第十一薄膜晶体管的栅极与源极均与所述第二控制信号端相连，漏极与第五节点相连；所述第十二薄膜晶体管的栅极与所述第五节点相连，源极与所述第二控制信号端相连，漏极与所述第四节点相连；所述第十三薄膜晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连，漏极与所述第五节点相连；所述第十四薄膜晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连，漏极与所述第四节点相连；所述第十五薄膜晶体管的栅极与所述第四节点相连，源极与所述参考信号端相连，漏极与所述第一节点相连；所述第十六薄膜晶体管的栅极与所述第四节点相连，源极与所述参考信号端相连，漏极与所述信号输出端相连。本专利技术实施例还提供了一种栅极集成驱动电路，包括级联的多个本专利技术实施例提供的上述移位寄存器；其中，第N级移位寄存器的信号输出端向第N+1级移位寄存器的复位信号端输入复位信号，或向第N+2级移位寄存器的复位信号端输入复位信号，并向第N-1级移位寄存器的信号输入端输入有效脉冲信号，且N为大于1的整数。本专利技术实施例还提供了一种显示装置，包括本专利技术实施例提供的上述栅极集成驱动电路。本专利技术实施例还提供了一种本专利技术实施例提供的上述移位寄存器的驱动方法，包括：在第一时间段，输入模块在信号输入端输入的有效脉冲信号的控制下，将所述信号输入端的有效脉冲信号提供至第一节点；降噪模块在所述信号输入端输入的有效脉冲信号的控制下，将参考信号端的参考信号提供至信号输出端；在第二时间段，输出控制模块本文档来自技高网...

【技术保护点】
一种移位寄存器，包括：连接于信号输入端与第一节点之间的输入模块，用于在所述信号输入端输入的有效脉冲信号的控制下，将有效脉冲信号提供至所述第一节点；连接于所述第一节点、时钟信号端、以及信号输出端之间的输出控制模块，用于在所述第一节点的控制下，将所述时钟信号端的时钟信号提供至所述信号输出端；连接于复位信号端、参考信号端、以及所述第一节点之间的复位模块，用于在所述复位信号端的复位信号的控制下，将所述参考信号端的参考信号提供至所述第一节点；其特征在于，还包括：连接于所述信号输入端、所述参考信号端、以及所述信号输出端之间的降噪模块，用于在所述信号输入端输入的有效脉冲信号的控制下，将所述参考信号端的参考信号提供至所述信号输出端。

【技术特征摘要】
1.一种移位寄存器，包括：连接于信号输入端与第一节点之间的输入模块，用于在所述信号输入端输入的有效脉冲信号的控制下，将有效脉冲信号提供至所述第一节点；连接于所述第一节点、时钟信号端、以及信号输出端之间的输出控制模块，用于在所述第一节点的控制下，将所述时钟信号端的时钟信号提供至所述信号输出端；连接于复位信号端、参考信号端、以及所述第一节点之间的复位模块，用于在所述复位信号端的复位信号的控制下，将所述参考信号端的参考信号提供至所述第一节点；其特征在于，还包括：连接于所述信号输入端、所述参考信号端、以及所述信号输出端之间的降噪模块，用于在所述信号输入端输入的有效脉冲信号的控制下，将所述参考信号端的参考信号提供至所述信号输出端。2.如权利要求1所述的移位寄存器，其特征在于，所述降噪模块，包括：第一薄膜晶体管；其中，所述第一薄膜晶体管的栅极与所述信号输入端相连，源极与所述参考信号端相连，漏极与所述信号输出端相连。3.如权利要求1所述的移位寄存器，其特征在于，所述输入模块，包括：第二薄膜晶体管；其中，所述第二薄膜晶体管的栅极和源极均与所述信号输入端相连，漏极与所述第一节点相连。4.如权利要求1所述的移位寄存器，其特征在于，所述输出控制模块，包括：第三薄膜晶体管、以及电容；其中，所述第三薄膜晶体管的栅极与所述第一节点相连，源极与所述时钟信号端相连，漏极与所述信号输出端相连；电容连接于所述第一节点与所述信号输出端之间。5.如权利要求1所述的移位寄存器，其特征在于，所述复位模块，包括：第四薄膜晶体管；其中，所述第四薄膜晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述第一节点相连。6.如权利要求1-5任一项所述的移位寄存器，其特征在于，还包括：连接于第一控制信号端、所述第一节点、所述参考信号端、以及所述信号输出端之间的第一下拉控制模块，用于在所述第一节点的控制下，将所述参考信号端的参考信号提供至第二节点，在所述第二节点为所述第一控制信号端输入的第一控制信号时，将所述参考信号端的参考信号分别提供至所述第一节点和所述信号输出端；连接于第二控制信号端、所述第一节点、所述参考信号端、以及所述信号输出端之间的第二下拉控制模块，用于在所述第一节点的控制下，将所述参考信号端的参考信号提供至第四节点，在所述第四节点为所述第二控制信号端输入的第二控制信号时，将所述参考信号端的参考信号分别提供至所述第一节点和所述信号输出端；所述第一控制信号端与所述第二控制信号端交替输入控制信号。7.如权利要求6所述的移位寄存器，其特征在于，所述第一下拉控制模块，包括：第五薄膜晶体管、第六...

【专利技术属性】
技术研发人员：杜瑞芳，曹子君，马小叶，马睿，
申请(专利权)人：京东方科技集团股份有限公司，合肥鑫晟光电科技有限公司，
类型：发明
国别省市：北京;11