鳍式场效应晶体管隔离结构及其制造方法技术

半导体器件包括半导体衬底和半导体衬底上的半导体鳍，其中半导体鳍具有由两个单元共享的共同边界处的鳍隔离结构。鳍隔离结构具有从半导体鳍的顶部延伸至半导体衬底的部分的气隙。气隙将半导体鳍分为半导体鳍的两个部分。鳍隔离结构包括覆盖气隙的顶部的介电覆盖层。本发明专利技术的实施例还涉及鳍式场效应晶体管隔离结构及其制造方法。

【技术实现步骤摘要】

本专利技术的实施例涉及集成电路器件，更具体地，涉及鳍式场效应晶体管隔离结构及其制造方法。
技术介绍
当诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各种技术节点按比例缩小时，器件封装密度和器件性能受到器件布局和隔离的挑战。为了避免相邻器件(单元)之间的泄漏，标准单元布局采用在氧化硅限定(OD)区域(诸如标准单元的有源区)的边缘上形成的伪多晶硅(poly)片段，即OD边缘上的多晶硅。随着半导体集成电路产业在追求更高的器件密度、更高的性能和更低的成本的过程中发展到纳米技术工艺节点，来自制造和设计的挑战已经导致诸如鳍式场效应晶体管(FinFET)的三维(3D)器件的发展。鳍式场效应晶体管器件的优点包括降低了短沟道效应和更高的电流。然而，传统的鳍式场效应晶体管器件以及制造鳍式场效应晶体管器件的方法在采用PODE以隔离两个相邻器件(单元)方面还没有完全让人满意。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：半导体衬底；半导体鳍，位于所述半导体衬底上；以及彼此相邻的两个单元，位于所述半导体鳍上，所述半导体鳍具有由所述两个单元共享的共同边界处的鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述半导体衬底的部分的气隙，其中，所述气隙将所述半导体鳍分为所述半导体鳍的两个部分，所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。本专利技术的另一实施例提供了一种半导体器件，包括：半导体衬底；以及半导体鳍，位于所述半导体衬底上，所述半导体鳍的两个相对末端的每个都具有鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述半导体衬底的部分的气隙，其中，所述气隙将所述半导体鳍分为所述半导体鳍的两个部分，所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。本专利技术的又一实施例提供了一种用于形成半导体器件的方法，所述方法包括：在半导体衬底上形成半导体鳍；在所述半导体鳍上形成彼此相邻的两个单元；在由所述两个单元共享的共同边界处的所述半导体鳍的顶部上形成栅极导体；形成外围地围绕所述栅极导体的栅极间隔件；蚀刻所述栅极导体和所述半导体鳍以形成气隙，从而将所述半导体鳍分为所述半导体鳍的两个部分；以及在所述气隙内沉积介电覆盖层以覆盖所述气隙的顶部。附图说明当结合附图进行阅读时，本专利技术的各个方面可从下列详细描述获得最深入理解。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A是根据本专利技术的一些实施例的示出半导体器件的三维示意图。图1B是图1A所示半导体器件的俯视示意图。图1C是沿着图1A中的线A1-A1’观察到的半导体器件的截面示意图。图2A和图2B是根据本专利技术的一些实施例的用于制造半导体器件的方法的中间阶段的三维示意图。图2C和图2G是根据本专利技术的一些实施例的示出沿着图2A中的线B1-B1’观察到的用于制造半导体器件的方法的中间阶段的截面示意图。图3是根据本专利技术的一些实施例的示出用于制造半导体器件的方法的流程图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。所使用的术语仅用于描述具体的实施例，该实施例不用于限制所附的权利要求。例如，除非有其他限定，术语“一”或“该”的单数形式也可以代表复数形式。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(转动90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。本专利技术的实施例针对鳍式场效应晶体管(FinFET)器件，鳍隔离结构设置在FinFET器件之间作为用于防止相邻器件(单元)之间的泄漏的PODE。PODE有助于实现更好的器件性能和更好的多晶硅轮廓控制。鳍隔离结构具有分离两个相邻的单元的位于半导体鳍中的气隙以及覆盖气隙的顶部以用于诸如金属附着的后续工艺的介电覆盖层。气隙具有很低的介电常数，并且是优良的电隔离器。因为在半导体鳍内形成气隙，不需要额外的区域来形成鳍隔离结构，因此可以缩小器件尺寸。参考图1A和图1B，图1A是根据本专利技术的一些实施例的半导体器件100的三维示意图，以及图1B是图1A所示的半导体器件100的俯视示意图。半导体器件100包括半导体衬底110、半导体鳍120、跨跃在半导体鳍120上方的栅极结构130a和130b以及跨跃在半导体鳍120上方的伪栅极结构140a、140b和140c。半导体衬底110定义为包括半导体材料的任何结构，包括但不限于块状硅、半导体晶圆或硅锗衬底。也可以使用包括III族、IV族和V族元素的其他半导体材料。半导体鳍120从半导体衬底110突出。栅极结构130a和130b在此可称为功能或操作的栅极结构。如图1B所示，单元A和邻接单元A的单元B设置在半导体鳍120上。伪栅极结构140a和140b用于在处理期间覆盖和保护单元A的半导体鳍120的末端，以及伪栅极结构140b和140c用于在处理期间覆盖和保护单元B的半导体鳍120的末端，从而在处理期间提供额外的可靠性。即，伪栅极结构140a、140b和140c不作为FinFET器件的栅极电连接，并且在电路中没有功能。每个伪栅极结构140a、140b和140c具有鳍隔离结构150。单元A通过伪栅极结构140b的鳍隔离结构150与单元B电隔离，并且伪栅极结构140b的鳍隔离结构150作为PODE用于防止单元A和单元B之间的泄漏。在一些实施例中，另外的单元可以通过伪栅极结构140a与单元A连接，以及另外的单元可以通过伪栅极结构140c与单元B连接。应该注意，本专利技术的实施例也适用于仅单元A或单元B，即适用于仅具有单元A和单元B的半导体鳍，其中半导体鳍的两个相对末端分别具有鳍隔离结构。因为伪栅极结构140a、140b和140c具有相同的结构，伪栅极结构140b在此作为实例用于说明鳍隔离结构150的细节。参考图1C，图1C是沿着图1A中的线A1-A1’观察到的半导体器件100的截面示意图。如图1B所示，伪栅极结构140b处的半导体鳍120具有处于由单元A和单元B共享的共同边界的鳍隔离结构150。如图1C所示，鳍隔离结构150具有将半导体鳍120分为半导体鳍120的两个部分120a和120b的气隙152。气隙152从半导体鳍120的两个部分120a和120b的顶部延伸至半导体衬底110的部分深度L1。较大的深度L1在单元A和B的泄漏电流方面可以获得更高的性能。气隙152具有很低的介电常数，并且是优良的电隔离器，使得单元A和单元B之间的泄漏可以用气隙152的小宽度避免。在一些实施例中，半导体鳍120的两个部分120a和120b间隔开从约5nm到约50nm的范围内的距离D1(气隙152的宽度)，以及本专利技术的要本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底；半导体鳍，位于所述半导体衬底上；以及彼此相邻的两个单元，位于所述半导体鳍上，所述半导体鳍具有由所述两个单元共享的共同边界处的鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述半导体衬底的部分的气隙，其中，所述气隙将所述半导体鳍分为所述半导体鳍的两个部分，所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。

【技术特征摘要】
2015.10.14 US 14/883,4451.一种半导体器件，包括：半导体衬底；半导体鳍，位于所述半导体衬底上；以及彼此相邻的两个单元，位于所述半导体鳍上，所述半导体鳍具有由所述两个单元共享的共同边界处的鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述半导体衬底的部分的气隙，其中，所述气隙将所述半导体鳍分为所述半导体鳍的两个部分，所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。2.根据权利要求1所述的半导体器件，其中，所述半导体鳍的所述两个部分间隔开从5nm至50nm的范围内的距离。3.根据权利要求1所述的半导体器件，其中，所述介电覆盖层包括氧化硅或氮化硅。4.根据权利要求1所述的半导体器件，其中，所述鳍隔离结构还包括：两个伪栅极间隔件，分别位于所述半导体鳍的所述两个部分上并且将所述介电覆盖层夹在中间。5.根据权利要求4所述的半导体器件，其中，所述气隙延伸在所述伪栅极间隔件的部分之间。6.根据权利要求4所述的半导体器件，其中，所述介电覆盖层具有从所述伪栅极间隔件的顶...

【专利技术属性】
技术研发人员：张哲诚，林志翰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71