脉冲产生器制造技术

本发明专利技术提供了一种脉冲产生器，包括一反相器、一锁存器、一延迟模块以及一逻辑电路。反相器接收一输入时脉。锁存器的第一输入端耦接反相器。延迟模块的输入端耦接锁存器的输出端。延迟模块的输出端耦接锁存器的第二输入端。逻辑电路耦接反相器、锁存器的输出端与延迟模块的输入端，用以提供一输出时脉。本发明专利技术可以提高存储器存储数据的效率。

【技术实现步骤摘要】

本专利技术是有关于一种脉冲产生器，特别是有关于一种根据不同的输入时脉产生相对应的输出时脉的脉冲产生器。
技术介绍
随着科技的进步，电子装置的种类及功能愈来愈多。电子装置的内部具有许多处理电路。所述处理电路根据相对应的时脉信号而动作。为了提供适当的时脉信号，需要一时脉产生器，用以产生合适的时脉信号给处理电路。
技术实现思路
本专利技术提供一种脉冲产生器，可以提高存储器存储数据的效率。本专利技术提供一种脉冲产生器，包括一反相器、一锁存器、一延迟模块以及一逻辑电路。反相器接收一输入时脉。锁存器具有一第一输入端、一第二输入端以及一输出端。锁存器的第一输入端耦接反相器。延迟模块具有一输入端以及一输出端。延迟模块的输入端耦接锁存器的输出端。延迟模块的输出端耦接锁存器的第二输入端。逻辑电路耦接反相器、锁存器的输出端与延迟模块的输出端，用以提供一输出时脉。本专利技术的技术效果在于：提供一种脉冲产生器，可在外部时脉的频率较低时，另外产生一脉冲持续时间较短的输出时脉信号给存储器的内部电路使用，用以在预定时间内，撷取到正确的数据。为让本专利技术的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：附图说明图1A及图1B为本专利技术的脉冲产生器的方块示意图。图2A及图2B为输出时脉与输入时脉的关系示意图。图3及图4为本专利技术的脉冲产生器的可能实施例。图5A及图5B为本专利技术的产生时脉信号的可能流程示意图。符号说明：100A、100B、300、400：脉冲产生器；102、410：反相器；104、404：锁存器；106、406：逻辑电路；108、408：延迟模块；302、304：与非门；412、414、416：或非门；312：与门；321～32n、421～42n：缓冲器；CLKIN、CLKIN1、CLKIN2：输入时脉；CLKOUT、CLKOUT1、CLKOUT2：输出时脉；202、204、206、208：持续时间；IP、IP1～IP3：输入端；OT：输出端；S510、S512、S514、S516：步骤。具体实施方式图1A为本专利技术的脉冲产生器的方块示意图。如图所示，脉冲产生器100A根据输入时脉CLKIN，产生输出时脉CLKOUT。在本实施例中，脉冲产生器100A包括一反相器102、一锁存器104、一逻辑电路106以及一延迟模块108。反相器102接收一输入时脉CLKIN，并对输入时脉CLKIN进行反相处理。锁存器104的第一输入端IP1耦接反相器102的输出端。锁存器104的第二输入端IP2耦接延迟模块108的输出端OT。锁存器104的输出端OT耦接逻辑电路106的第一输入端IP1。本专利技术并不限定锁存器104的内部电路结构。只要具有闩锁功能的电路结构，均可作为锁存器104。在一可能实施例中，锁存器104具有多个与非门(NAND)或是多个或非门(NOR)。在另一可能实施例中，锁存器104为一SR锁存器。延迟模块108用以对锁存器104的输出信号进行延迟，再将延迟结果提供予锁存器104与逻辑电路106。在本实施例中，延迟模块108的输入端IP耦接锁存器104的输出端OT；延迟模块108的输出端OT耦接锁存器104的第二输入端IP2与逻辑电路106的第二输入端IP2。本专利技术并不限定延迟模块108的内部电路结构。任何具有延迟功能的电路结构均可作为延迟模块108。在一可能实施例中，延迟模块108具有至少一延迟元件，如缓冲器。通过控制延迟元件的数量或是延迟元件的延迟系数，便可设定一延迟时间。逻辑电路106的第一输入端IP1耦接锁存器104的输出端OT与延迟模块108的输入端IP。逻辑电路106的第二输入端IP2耦接延迟模块108的输出端OT。逻辑电路106的第三输入端IP3接收输入时脉CLKIN。在本实施例中，逻辑电路106产生输出时脉CLKOUT。本专利技术并不限定逻辑电路106的实施方式。在一可能实施例中，逻辑电路106由一与门(AND)或是一或非门(NOR)所构成。图1B为本专利技术的脉冲产生器的另一方块示意图。图1B相似图1A，不同之处在于，图1B的反相器102耦接于锁存器104的第一输入端IP1与逻辑电路106的第三输入端IP3之间。由于图1B的其它元件的特性与图1A相同，故不再赘述。图2A为输出时脉与输入时脉之间的关系示意图。如图所示，输入时脉CLKIN1具有多个脉冲(pulse)，每一脉冲具有相同的持续时间202。在本实施例中，由于输入时脉CLKIN1的脉冲的持续时间202小于延迟模块108的延迟时间，故当脉冲产生器100A、100B接收到输入时脉CLKIN1时，脉冲产生器100A、100B所产生的输出时脉CLKOUT1的脉冲的持续时间204等于输入时脉CLKIN1的脉冲的持续时间202。本专利技术并不限定输出时脉CLKOUT1的脉冲振幅。在一可能实施例中，输出时脉CLKOUT1的脉冲振幅可能约略小于输入时脉CLKIN1的脉冲振幅。图2B为输出时脉与输入时脉之间的另一关系示意图。如图所示，输入时脉CLKIN2具有多个脉冲，并且每一脉冲具有相同的持续时间206。在本实施例中，输入时脉CLKIN2的频率小于输入时脉CLKIN1的频率。由于输入时脉CLKIN2的脉冲的持续时间206大于或等于延迟模块108的延迟时间，故当脉冲产生器100A、100B接收到输入时脉CLKIN2时，脉冲产生器100A、100B所产生的输出时脉CLKOUT2的脉冲的持续时间208小于输入时脉CLKIN2的脉冲的持续时间206。在本实施例中，脉冲产生器100A、100B所产生的输出时脉CLKOUT2的脉冲的持续时间208等于延迟模块108的延迟时间。同样，本专利技术并不限定输出时脉CLKOUT2的脉冲振幅。在一可能实施例中，输出时脉CLKOUT2的脉冲振幅可能约略小于输入时脉CLKIN2的脉冲振幅。另外，如图2B所示，输出时脉CLKOUT2的脉冲的上升边缘(risingedge)对应输入时脉CLKIN2的脉冲的上升边缘，但并非用以限制本专利技术。在其它实施例中，脉冲产生器100A、100B所产生的输出时脉CLKOUT的脉冲的上升边缘对应输入时脉CLKIN的脉冲的下降边缘(fallingedge)。由于脉冲产生器100A及100B可根据输入时脉CLKIN的脉冲持续时间，决定输出时脉的脉冲持续时间，故若将脉冲产生器100A及100B应用在存储器时，则可提高存储器的效率。举例而言，存储器通本文档来自技高网...

【技术保护点】
一种脉冲产生器，其特征在于，该脉冲产生器包括：一反相器，接收一输入时脉；一锁存器，具有一第一输入端、一第二输入端以及一输出端，该第一输入端耦接该反相器；一延迟模块，具有一输入端以及一输出端，该延迟模块的该输入端耦接该锁存器的该输出端，该延迟模块的该输出端耦接该锁存器的该第二输入端；以及一逻辑电路，耦接该锁存器的输出端与该延迟模块的输出端，并根据该输入时脉提供一输出时脉。

【技术特征摘要】
1.一种脉冲产生器，其特征在于，该脉冲产生器包括：
一反相器，接收一输入时脉；
一锁存器，具有一第一输入端、一第二输入端以及一输出端，该第一输入端耦接
该反相器；
一延迟模块，具有一输入端以及一输出端，该延迟模块的该输入端耦接该锁存器
的该输出端，该延迟模块的该输出端耦接该锁存器的该第二输入端；以及
一逻辑电路，耦接该锁存器的输出端与该延迟模块的输出端，并根据该输入时脉
提供一输出时脉。
2.如权利要求1所述的脉冲产生器，其特征在于，该逻辑电路包括一与门。
3.如权利要求2所述的脉冲产生器，其特征在于，该与门耦接该反相器的一输入
端，并接收该输入时脉，该反相器的一输出端耦接该锁存器的该第一输入端。
4.如权利要求1所述的脉冲产生器，其特征在于，该逻辑电路包括一或非门。
5.如权利要求4所述的脉冲产生器，其特征在于，该或非门耦接该反相...

【专利技术属性】
技术研发人员：杜盈德，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71