持久性提交处理器、方法、系统和指令技术方案

本发明专利技术涉及持久性提交处理器、方法、系统和指令。一种处理器包括至少一个存储器控制器和用于解码持久性提交划界指令的解码单元。持久性提交划界指令指示目的地存储位置。处理器还包括与解码单元和至少一个存储器控制器耦合的执行单元。执行单元响应于持久性提交划界指令来将划界值存储在目的地存储位置中。划界值可以将在持久性提交划界指令被实行时已经被接受到存储器但不一定已经被持久存储的至少所有第一存储到持久性存储器操作，与在持久性提交划界指令被实行时还没有已经被接受到存储器的至少所有第二存储到持久性存储器操作相划界。

【技术实现步骤摘要】

本文描述的实施例一般地涉及处理器。特别地，本文描述的实施例一般地涉及处理器中的存储操作。
技术介绍
处理器是通常使用的计算机系统以及具有用于存储数据的主存储器的其他电子设备。处理器可以执行指令以访问主存储器中的数据。例如，处理器可以执行加载指令以从主存储器加载或读取数据和/或执行存储指令以写入或以其他方式将数据存储到主存储器。在计算机系统和其他电子设备中的一个挑战是电力故障、系统崩溃以及其他错误可能发生。通常，这样的错误导致与存储指令相关联的数据丢失。附图说明本专利技术可以通过参考以下描述和附图来最佳地理解，附图用于图示实施例。在附图中：图1是具有持久性提交指令的实施例的指令集的处理器的实施例的框图。图2是其中可以实现本专利技术的实施例的系统的实施例的框图。图3是其中可以使用持久性提交划界（demarcate）指令和持久性提交阻止（block）指令的实施例的方法的一个可能的示例的块流程图。图4是操作为实行持久性提交划界指令的实施例以及持久性提交阻止指令的实施例的处理器的实施例的框图。图5是操作为使用附加到存储器控制器处的到达的存储操作的单调增加的值以确定划界值的处理器的示例性实施例的框图。图6是最大值选择器的示例性实施例的框图。图7是操作为用多个存储器控制器实行持久性提交阻止指令的处理器的示例性实施例的框图。图8是用处理器实行的方法的一个可能的示例的块流程图，其中，持久性提交检查指令的实施例可以与持久性提交划界指令的实施例和持久性提交阻止指令的实施例一起使用。图9是具有关于域特定的持久性提交指令的实施例的指令集的处理器的实施例的框图。图10A是图示有序流水线的实施例和寄存器重命名乱序发出/执行流水线的实施例的框图。图10B是包括耦合到执行引擎单元的前端单元并且二者都耦合到存储器单元的处理器核的实施例的框图。图11A是单个处理器核连同其到管芯上互连网络的连接并且具有其2级（L2）高速缓存的本地子集的实施例的框图。图11B是图11A的处理器核的部分的放大视图的实施例的框图。图12是可以具有多于一个核、可以具有集成存储器控制器并且可以具有集成图形的处理器的实施例的框图。图13是计算机架构的第一实施例的框图。图14是计算机架构的第二实施例的框图。图15是计算机结构的第三实施例的框图。图16是计算机架构的第四实施例的框图。图17是根据本专利技术的实施例的用于将源指令集中的二进制指令转换成目标指令集中的二进制指令的软件指令转换器的使用的框图。具体实施方式本文公开了指令、用于执行指令的处理器、在处理或执行指令时由处理器实行的方法以及包含用于处理或执行指令的一个或多个处理器的系统。在下面的描述中，阐述了许多具体细节（例如，具体指令操作、指令的组合、处理器配置、微架构细节、操作序列等）。然而，实施例可​​以在没有这些具体细节的情况下被实践。在其他实例中，公知的电路、结构和技术尚未被详细示出以避免混淆对本说明书的理解。图1是处理器100的实施例的框图。处理器具有指令集102。指令集包括处理器操作为实行的指令集。与从被解码的指令集的指令所得到的微指令、微操作或其他解码的指令相对，指令集的指令表示被提供给处理器以供执行的宏指令或机器级指令。如所示，在一些实施例中，指令集可以包括持久性提交划界指令104。持久性提交划界指令可以指示目的地寄存器或其他目的地存储位置。在一些实施例中，持久性提交划界指令如果被实行可以操作为使得处理器存储划界值，该划界值将在持久性提交划界指令被实行时已经被接受到存储器但不一定已经被持久存储的至少所有存储到持久性存储器操作，与在持久性提交划界指令被实行时还没有已经被至少一个或多个处理器实行或者被接受到存储器的至少所有存储到持久性存储器操作相划界或区分。如所示，在一些实施例中，指令集可以包括持久性提交阻止指令106。持久性提交阻止指令可以指示用于存储先前持久性提交划界指令的划界值的寄存器或其他源存储位置。在一些实施例中，持久性提交阻止指令如果被实行可以操作为使得处理器确保，在执行持久性提交阻止指令之后在至少任何存储到持久性存储器指令被执行之前，由划界值所划界的至少所有存储到持久性存储器操作（例如，当先前对应持久性提交划界指令被实行时已经被接受到存储器，但是在先前对应持久性提交划界指令被实行时不一定已经被持久存储）已经被持久存储。如所示，在一些实施例中，指令集可以可选地包括持久性提交检查指令108，但是这不是要求的。在一些实施例中，持久性提交检查指令可以指示目的地存储位置。在一些实施例中，持久性提交检查指令如果被实行可以操作为使得处理器将值存储在目的地存储位置中。在一些实施例中，该值可以指示由先前持久性提交划界指令所划界的至少所有存储到持久性存储器操作（例如，在先前对应持久性提交划界指令被实行时已经被接受到存储器但是在先前对应持久性提交划界指令被实行时不一定已经被持久存储的存储到持久性存储器操作）是否现在已经被持久存储。在一些实施例中，所存储的值可以指示持久存储所有这些划界的存储到持久性存储器操作的进展水平。在一些实施例中，这样的值或状态不需要一定适用于最近的划界值，而是可以适用于各种在先划界值。在其他实施例中，指令可以可选地具有用于提供在目的地中存储的值或状态将适用于的特定划界值的源寄存器或操作数。在其他实施例中，指令集可以可选地包括所图示指令的子集（例如，如这些指令中的任何单个指令那么少）。在又其他实施例中，指令集可以可选地包括其他指令或完全不同的指令（例如，以下结合图9讨论的指令）。图2是其中可以实现本专利技术的实施例的系统210的实施例的框图。系统包括处理器200和与处理器耦合的系统存储器226。在各种实施例中，系统可以表示台式计算机、膝上型计算机、笔记本计算机、平板计算机、上网本、智能电话、蜂窝电话、服务器、网络设备（例如，路由器，交换机等）、智能电视、上网机、机顶盒、视频游戏控制器、媒体播放器或其他类型的电子设备。处理器包括至少一个逻辑处理器216。为简单起见，仅示出了单个逻辑处理器，但是可以理解，处理器可以可选地包括其他逻辑处理器。适当逻辑处理器的示例包括但不限于，核、硬件线程、线程单元、线程槽以及其他逻辑处理器。逻辑处理器中的每一个可以包括用于处理指令（例如，存储指令、算术指令、逻辑指令等）的指令执行流水线。通过示例的方式，每个流水线可以包括用于取出指令的指令取出单元、用于解码指令的指令解码单元、用于执行指令的执行单元以及其他流水线组件。本专利技术的范围不限于任何已知类型的流水线。逻辑处理器与一个或多个高速缓存218耦合。在一些实施例中，一个或多个高速缓存可以包括高速缓存层级，高速缓存层级包括在不同高速缓存级的高速缓存。不同的高速缓存级可能在其与逻辑处理器和/或系统存储器的相对接近度上是不同的。作为一个说明性示例，逻辑处理器可以具有专用第一级或1级（L1）高速缓存、以及共享的第二级或2级（L2）高速缓存。作为另一说明性示例，逻辑处理器可以具有专用L1高速缓存和专用L2高速缓存、以及共享的第三级或3级（L3）​​高速缓存。本专利技术的范围不限于任何已知类型的高速缓存层级。此外，在其他实施例中，处理器可以具有单个高速缓存级，而不是高速缓存层级。一个或多个高速缓存218可以用于存储期望用于特定实本文档来自技高网...

【技术保护点】
一种处理器，包括：至少一个存储器控制器；用于解码持久性提交划界指令的解码单元，所述持久性提交划界指令指示目的地存储位置；以及与解码单元和至少一个存储器控制器耦合的执行单元，所述执行单元响应于持久性提交划界指令来将划界值存储在目的地存储位置中，其中，划界值将在持久性提交划界指令被实行时已经被接受到存储器但不一定已经被持久存储的至少所有第一存储到持久性存储器操作，与在持久性提交划界指令被实行时还没有已经被接受到存储器的至少所有第二存储到持久性存储器操作相划界。

【技术特征摘要】
2015.06.26 US 14/7518921.一种处理器，包括：至少一个存储器控制器；用于解码持久性提交划界指令的解码单元，所述持久性提交划界指令指示目的地存储位置；以及与解码单元和至少一个存储器控制器耦合的执行单元，所述执行单元响应于持久性提交划界指令来将划界值存储在目的地存储位置中，其中，划界值将在持久性提交划界指令被实行时已经被接受到存储器但不一定已经被持久存储的至少所有第一存储到持久性存储器操作，与在持久性提交划界指令被实行时还没有已经被接受到存储器的至少所有第二存储到持久性存储器操作相划界。2.根据权利要求1所述的处理器，其中，所述至少所有第一存储到持久性存储器操作中的至少一个以字节粒度和对应于处理器的高速缓存行的高速缓存行粒度中的一个寻址到持久性存储器。3.根据权利要求1所述的处理器，进一步包括多个通用寄存器，并且其中，持久性提交划界指令指示在通用寄存器之一中的目的地存储位置。4.根据权利要求1所述的处理器，其中，所述处理器响应于持久性提交划界指令而不防止所述至少所有第二存储到持久性存储器操作在所述至少所有第一存储到持久性存储器操作被持久存储之前被持久存储。5.根据权利要求1所述的处理器，其中，所述执行单元响应于持久性提交划界指令来存储划界值，所述划界值将在持久性提交划界指令被实行之前的时间已经在至少一个存储器控制器处被接收的所述至少所有第一存储到持久性存储器操作与在持久性提交划界指令被实行之后的时间在至少一个存储器控制器处被接收的所述至少所有第二存储到持久性存储器操作相划界。6.根据权利要求1所述的处理器，进一步包括单调增加值生成器，用于在存储到存储器操作到达至少一个存储器控制器的第一存储器控制器处时生成用于存储到存储器操作的单调增加的值，并且其中所述执行单元响应于持久性提交划界指令来存储单调增加的值，其已经被生成用于在持久性提交划界被实行之前最近已经到达第一存储器控制器的存储到存储器操作。7.根据权利要求6所述的处理器，其中，所述单调增加值生成器包括到达计数器。8.根据权利要求6所述的处理器，其中，所述单调增加值生成器包括计时器和时钟中的一个。9.根据权利要求1所述的处理器，其中，至少一个存储器控制器包括多个存储器控制器，并且所述处理器进一步包括至少一个单调增加值生成器，其用于生成在存储到存储器操作到达多个存储器控制器中的每一个时用于存储到存储器操作的单调增加并且相互一致的值。10.根据权利要求1所述的处理器，其中，至少一个存储器控制器包括多个存储器控制器，并且其中执行单元响应于持久性提交划界指令来存储划界值，所述划界值将要在多个存储器控制器的域内的所述至少所有第一存储到持久性存储器操作与也要在多个存储器控制器的域内的所述至少所有第二存储到持久性存储器操作相划界。11.根据权利要求1所述的处理器，其中，所述执行单元响应于持久性提交划界指令来存储划界值，所述划界值将要仅在单个存储器控制器的域内的所述至少所有第一存储到持久性存储器操作与也要仅在单个存储器控制器的域内的所述至少所有第二存储到持久性存储器操作相划界。12.根据权利要求1至11中的任何一项所述的处理器，其中，所述解码单元解码持久性提交阻止指令，所述持久性提交阻止指令指示存储划界值的源存储位置，并且其中所述处理器响应于持久性提交阻止指令来确保在执行持久性提交阻止指令之后在至少任何存储到持久性存储器指令被执行之前，所述至少所有第一存储到持久性存储器操作已经被持久存储。13.根据权利要求12所述的处理器，进一步包括多个寄存器，其中所述持久性提交划界指令隐含地指示多个寄存器中的给定寄存器作为目的地存储位置，并且其中所述持...

【专利技术属性】
技术研发人员：KA多斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US