处理器和指令控制方法技术

初始第一指令字（Ｉ１）至初始第三指令字（Ｉ３）由比特字段（Ｌ１１）和比特字段（Ｌ１２）至比特字段（Ｌ３１）和比特字段（Ｌ３２）所构成。信息字（ＩＷ）是通过集中一部分属于同一周期中所执行的多个指令字的比特字段而构成，所述比特字段组是初始第一指令字（Ｉ１）的比特字段（Ｌ１２）至初始第三指令字（Ｉ３）的比特字段（Ｌ３２）。处理器（１００）的指令译码器（１０３）通过分析信息字（ＩＷ）并将比特字段（Ｌ１１）至比特字段（Ｌ３１）与比特字段（Ｌ１２）至比特字段（Ｌ３２）相联合而恢复初始第一指令字（Ｉ１）至初始第三指令字（Ｉ３）的结构。这能够在不降低指令执行性能的情况下减小存储器的消耗量。

【技术实现步骤摘要】
【国外来华专利技术】相关技术的交叉引用本申请基于2006年6月15日提交的日本专利申请No.2006-166077要求优先权，该专利申请的公开内容在此以引用的形式全文并入。
本专利技术涉及一种处理器和指令控制方法，更具体地涉及一种在不降低指令执行性能的情况下能减少存储器消耗量的处理器和指令控制方法。
技术介绍
可编程处理器在每个周期中从程序存储器提取并执行一个或多个指令字，在该可编程处理器中，为了改善宝贵的程序存储器资源的使用，通常需要使用固定的指令字长。通常，取决于处理器的操作目的(operation designation)的内容，各指令在所需要的比特数(bit count)X上有所不同。通常，处理器操作能被最有效地以指令字长X＝A+B×C+D+E[比特]来指示，其中A[比特]是操作码的比特数，B[比特]是表达操作数中所指定的寄存器的数量所需的比特数，C是需要被指定的寄存器数，D[比特]是对指令的操作进行修改的标记的比特数，而E[比特]是即值字段(immediate field)的比特数。例如考虑二元操作和一元操作。前者在C方面比后者大1，由此通常在用于各指令或各指令类型的最佳字长X方面不同。假定只有一种类型的固定指令字长Y可用。因此，在该情况下，如果对于给定的指令而X<Y，则在指令字中产生间隔(space)，而该-->间隔在正常情况下是不必要的，从而导致降低的程序存储器的使用。另外，如果对于给定的指令而X>Y，则必须减少指令的比特数以便使X与Y匹配。这使用于处理器的指令的操作目的效率降低。在这种情况下，例如，日本专利特开No.8-95783(参考文献1)公开了可变字长的可编程处理器，其设置有预定的基本字长并同时使用是基本字长整数倍的多种指令字长。在该情况下，能进行指令集设计，以使得将双倍字长分配给消耗较大比特数的指令，而将基本字长分配给除了上述指令以外的指令。因此，该技术在一定程度上改善了程序存储器的使用，并且在不削弱固定指令字长的优点的情况下，通过增加各指令设计中的自由度而促进实现高性能的处理器，即，在程序存储器空间中不产生空隙(gap)。另外，例如，日本专利特开No.5-150979(参考文献2)公开了一种用于VLIW处理器的技术，其考虑到各个指令对于即值字段长度的需求之间的较大差异，不是增加字长类型的数量，而是具有专用的指令以指定即值字段的扩展。
技术实现思路
本专利技术要解决的问题根据参考文献1中所公开的相关技术，当指令字长设定为预定基本字长Y的整数倍n×Y(n＝1、2、…)时，每个指令或每种类型的指令的最佳字长X不可避免地与基本字长的给定整数倍不同，从而导致以下的问题。即，如果小于x的字长n×Y中的一个最接近X的字长i×Y被选择为给定类型的指令的字长，则X的比特数被减少x-(i×Y)比特，与X和i×Y之间的差值相对应。这使处理器的操作目的效率降低(即降低指令执行性能)。-->如果大于x的字长n×Y中的一个最接近X的字长j×Y被选择为上述指令的字长，则存储区的额外部分被(j×Y)-x比特无用地消耗掉。这降低了程序存储器的使用(即增加了存储器的消耗量)。根据参考文献2中公开的另一相关技术，即使只有即值字段能被同一周期中的另一字的专用指令所扩展，该技术仍是参考文献1中的可变字长类型技术的一种，其具有两种类型的指令字长，即单倍字长和双倍字长。因此，该技术还是具有上述问题。本专利技术的目的是提供一种处理器和指令控制方法，其在不降低指令执行性能的情况下减少存储器的消耗量，而这正是现有技术中的问题。问题的解决方案本专利技术的一种处理器，其特征在于，在执行的时候，分解信息字以及将每个指令字恢复成初始结构(arrangement)，其中该信息字包括一组属于同一周期中所执行的多个指令字的某些比特字段。本专利技术的一种指令控制方法，其特征在于，包括在执行的时候使处理器分解信息字以及将每个指令字恢复成初始结构的步骤，其中该信息字包括一组属于同一周期中所执行的多个指令字的某些比特字段。本专利技术的效果本专利技术具有在不降低指令执行性能的情况下能减少存储器的消耗量的效果。这是因为处理器被配置为在执行的时候、分解信息字以及将每个指令字恢复成初始结构，其中该信息字包括一组属于同一周期中所执行的多个指令字的某些比特字段。-->附图说明图1是示出本专利技术的第一示例性实施例的结构的框图；图2是示出本专利技术的第二示例性实施例的结构的框图；图3是示出图2中的指令译码器的结构的框图；图4是示出图3中的指令字恢复单元的结构的框图；图5是用于说明初始指令字的格式的视图；图6A至6C是分别用于说明信息字的格式的实例的视图；图7是用于说明本专利技术的第二示例性实施例的操作的视图；图8是用于说明本专利技术的第三示例性实施例的操作的视图；图9是示出指令字恢复单元的操作的流程图；和图10是将指令字恢复单元的一部分的设置示出为本专利技术的第二示例性实施例的具体实例的框图。具体实施方式接下来将参考附图详细地描述本专利技术的第一示例性实施例。图1是示出本专利技术的第一示例性实施例的结构的框图。参考图1，本专利技术的第一示例性实施例的处理器100包括指令译码器103，其分解信息字，并再现每个指令字的初始结构，所述信息字包括一组属于同一周期(例如在相同的管道阶段(pipeline stage))中所执行的多个指令字的某些比特字段。初始第一指令字I1包括比特字段L11和比特字段L12。初始第二指令字I2包括比特字段L21和比特字段L22。初始第三指令字I3包括比特字段L31和比特字段L32。信息字IW包括属于初始第一指令字I1的比特字段L12、属于初始第二指令字I2的比特字段L22、和属于初始第三指令字I3的比特字段L32。-->指令译码器103在同一周期中接收作为第一指令字的比特字段L11、作为第二指令字的比特字段L21、作为第三指令字的比特字段L31、和信息字IW。通过分别从初始第一字I1至第三指令字I3中去除形成信息字IW的比特字段L12至L32，而获得被输入到指令译码器103的第一字L11至第三指令字L31，该第一字L11至第三指令字L31也被称作部分指令字。然后指令译码器103将信息字IW分解成比特字段L12、比特字段L22、和比特字段L32。指令译码器103通过合并比特字段L11与比特字段L12来恢复初始第一指令字I1的结构。指令译码器103还通过合并比特字段L21与比特字段L22来恢复初始第二指令字I2的结构。指令译码器103进一步通过合并比特字段L31与比特字段L32来恢复初始第三指令字I3的结构。在上述结构中，在信息字IW中包含的比特字段L12至L32不是必须存在于初始第一指令字I1至初始第三指令字I3的末尾。比特字段L12至L32可存在于开始或末尾或取决于指令类型的预定位置。因此，在恢复中，比特字段L12至L32被插入在开始或末尾或取决于指令类型的预定位置处。尽管已说明了三个指令字的情形，但本专利技术的第一示例性实施例能应用于n(n是二或二以上的整数)个指令字。本专利技术的第一示例性实施例被配置为分解信息字并再现每个指令字的初始结构，所述信息字包括一组属于同一周期中所执行的多个指令字的某些比特字段，从而在不降低指令执行性能的情况下减少存储器的消耗量。-->接下来将参考附图详细地描述本专利技术的第二示本文档来自技高网...

【技术保护点】
一种处理器，其特征在于，在执行的时候分解信息字，并将每个指令字恢复成初始结构，其中该信息字包括一组属于在同一周期中所执行的多个指令字的一些比特字段。

【技术特征摘要】
【国外来华专利技术】JP 2006-6-15 166077/20061.一种处理器，其特征在于，在执行的时候分解信息字，并将每个指令字恢复成初始结构，其中该信息字包括一组属于在同一周期中所执行的多个指令字的一些比特字段。2.根据权利要求1所述的处理器，其特征在于包括指令译码器，该指令译码器在执行的时候分解信息字，并将每个指令字恢复成初始结构。3.根据权利要求2所述的处理器，其特征在于所述指令译码器包括指令字恢复单元，所述指令字恢复单元从信息字中提取比特字段，并通过将所述比特字段插入在相应指令字中的预定比特位置而恢复相应的指令字。4.根据权利要求2所述的处理器，其特征在于所述指令译码器包括指令字恢复单元，所述指令字恢复单元从信息字中提取比特字段，并通过将所述比特字段插入在相应指令字的开始和末尾、以及取决于相应字的操作码而确定的预定位置中的任何一个而恢复相应的指令字。5.根据权利要求2所述的处理器，其特征在于还包括：指令供给单元，其在同一周期中向所述指令译码器输出信息字和多个部分指令字，所述多个部分指令字是通过从相应指令字的初始结构中去除形成信息字的部分的比特字段而获得的；以及，至少一个执行单元，其基于控制信息而执行指令，其中，所述指令译码器包括单独指令译码单元，所述单独指令译码单元解码相应的恢复后的指令字，并向所述相应的执行单元输出用于执行相应指令字的控制信息的片段。6.根据权利要求5所述的处理器，其特征在于，当在同一周期中执行的指令的最大数量是不小于1的整数n并且信息字跟随在n个部分指令字之后时，所述指令供给单元在根据所述部分指令字的顺序而将相应的比特字段设置在所述n个部分指令字的末尾处之后输出信息字，以及，当信息字跟随在在数量上等于整数m的部分指令字之后并且其中m比n小但是不小于1时，所述指令供给单元在根据所述部分指令字的顺序而将n-m个NOP指令设置在所述m个部分指令字的末尾处并且将相应的比特字段设置在所述NOP指令的末尾处之后输出信息字。7.根据权利要求1所述的处理器，其特征在于，形成信息字的比特字段包括长度由指令字的类型所确定的额外操作数和即值操作数中的至少一个。8.根据权利要求6所述的处理器，其特征在于，形成信息字的比特字段包括长度由指令字的类型所确定的额外操作数和即值操作数中的至少一个。9.根据权利要求8所述的处理器，其特征在于所述指令译码器包括：第i个译码器，当i是不小于1且不大于n的整数时，其接收第i个部分指令字至第n个部分指令字的操作码，并且基于每个部分指令字的类型而生成和输出第i个选择信号，所述第i个选择信号用于选择与第i个部分指令字对应的额外操作数和即值操作数中的一个，以及，第i个选择电路，其根据从所述第i个译码器输出的第i个选择信号来从与信息字对应的位置处选择与第i个部分指令字对应的额外操作数和即值操作数中的一个。10.根据权利要求1所述的处理器，其特征在于包括：分解单元，其将信息字分解成多个比特字段，以及，合并单元，其通过将部分指令字与由所述分解单元分解的对应比特...

【专利技术属性】
技术研发人员：京昭伦，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]