一种栅极驱动电路制造技术

本发明专利技术公开了一种栅极驱动电路，其中每一级栅极驱动单元中，上拉控制模块基于前级栅极驱动信号输出上拉控制信号；第一上拉模块根据上拉控制信号和节点控制信号将输出端的电位上拉至第一高电平；自举模块当第一上拉模块输出端的电位根据节点控制信号上升至第二高电平时，将第一上拉模块的上拉控制信号输入端的电位也上拉至第二高电平；第二上拉模块当第一上拉模块的输出端的电位上升至第二高电平时，根据时钟控制信号输出本级栅极驱动信号；下拉模块根据下拉控制信号将第一上拉模块的输出端和上拉控制信号输入端，以及第二上拉模块的栅极驱动信号输出端的电位下拉至负电位。本发明专利技术可以改善栅极驱动信号的延迟现象。

Grid driving circuit

The invention discloses a gate driving circuit, wherein each level gate drive unit, the pull-up control module before the gate drive signal output pull-up control signal based on the first potential; pull pull module according to the control signal and the control signal output end of the node will be pulled to a high level of bootstrap module; when the first pull-up module output according to the node potential control signal up to second high level, the first pull-up module pull potential control signal input end is up to second high level; second pull module when the first pull-up module the output terminal of the potential increased to second when high. According to the clock control signal output of the gate driving signals; pull-down module according to the pull-down control signal will pull the first module and the output terminal of the pull-up control signal input terminal and the second gate pull module The output of the driving signal is pulled down to the negative potential. The invention can improve the delay phenomenon of the gate driving signal.

【技术实现步骤摘要】

本专利技术涉及液晶显示
，尤其涉及一种用于液晶显示面板的栅极驱动电路。
技术介绍
随着显示技术的发展，薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，简称TFT-LCD)已经成为了现代IT、视讯产品中重要的显示装置。随着平板显示技术的不断发展，高分辨率、高对比度、高刷新速率、窄边框、薄型化已经成为平板显示发展的主要趋势。GOA(Gate-driver On Array)技术现在已经在平板面板中广泛应用，它可以节省栅极驱动芯片的成本，也能够缩减面板边框的宽度，对现在流行的窄边框设计非常有利，是未来面板设计的一个重要技术。通常的a-Si GOA电路往往都需要设计自举电容。如图1所示，在现有的GOA电路的一个栅极驱动单元中，自举电容一端连接Q点，另外一端连接该栅极驱动单元的用于输出栅极驱动信号的栅极线，当输出栅极驱动信号时，自举电容可以抬升Q点电位，保证该栅极驱动单元的正常输出。然而，这种电路设计也存在一个缺点。由于自举电容直接连接栅极线，当输出栅极驱动信号时，自举电容一方面抬升Q点电压，另一方面也成为了栅极线的一个寄生电容，直接后果就是造成栅极驱动信号的延迟(RC Delay)更加严重。尤其是，随着面板尺寸的逐渐增大，分辨率的逐渐提高，栅极线的负载电容会越来越大，而按照上述设计，自举电容会使得这个问题更加突出。这样很可能造成面内的像素充电不足，从而降低面板的显示品质。
技术实现思路
为了解决上述问题，本专利技术提供了一种新的栅极驱动电路，对其电路结构重新进行了设计。本专利技术提供的栅极驱动电路，其特征在于，包括多级栅极驱动单元，每一级所述栅极驱动单元包括：上拉控制模块，其基于前级栅极驱动信号输出上拉控制信号；第一上拉模块，其与所述上拉控制模块连接，接收所述上拉控制信号，并根据所述上拉控制信号和节点控制信号将输出端的电位上拉至第一高电平；自举模块，其与所述第一上拉模块连接，用于当所述第一上拉模块输出端的电位根据所述节点控制信号上升至第二高电平时，将所述第一上拉模块的上拉控制信号输入端的电位也上拉至第二高电平；第二上拉模块，其与所述第一上拉模块连接，用于当所述第一上拉模块的输出端的电位上升至第二高电平时，根据时钟控制信号输出本级栅极驱动信号；下拉模块，其与所述第一上拉模块和第二上拉模块连接，用于根据下拉控制信号将所述第一上拉模块的输出端和上拉控制信号输入端，以及所述第二上拉模块的栅极驱动信号输出端的电位下拉至负电位。根据本专利技术的实施例，上述节点控制信号为方波信号，其脉宽与所述时钟控制信号的脉宽相同。根据本专利技术的实施例，上述上拉控制模块包括上拉控制晶体管，其栅极与源极连接，接收前级栅极驱动信号，其漏极输出所述上拉控制信号。根据本专利技术的实施例，上述第一上拉模块包括第一上拉晶体管，其栅极接收所述上拉控制信号，其源极接收所述节点控制信号，其漏极为输出端。根据本专利技术的实施例，上述自举模块包括自举电容，其两端分别连接所述第一上拉模块的的输出端和上拉控制信号输入端。根据本专利技术的实施例，上述第二上拉模块包括第二上拉晶体管，其栅极连接所述第一上拉模块的输出端，其源极接收所述时钟控制信号，其漏极输出所述本级栅极驱动信号。根据本专利技术的实施例，上述下拉模块包括：第一下拉晶体管，其栅极接收所述下拉控制信号，其源极连接所述第二上拉模块的栅极驱动信号输出端，其漏极连接负电位；第二下拉晶体管，其栅极接收所述下拉控制信号，其源极连接所述第一上拉模块的输出端，其漏极连接负电位；第三下拉晶体管，其栅极接收所述下拉控制信号，其源极连接所述第一上拉模块的上拉控制信号输入端，其漏极连接负电位。根据本专利技术的实施例，上述栅极驱动电路，其特征在于，每一级所述栅极驱动单元还包括：第一下拉维持模块和第二下拉维持模块，其分别根据第一下拉维持控制信号和第二下拉维持控制信号交替工作，用于将所述第一上拉模块的输出端和所述第二上拉模块的栅极驱动信号输出端的电位维持在负电位；其中，所述第一下拉维持控制信号和第二下拉维持控制信号反相。根据本专利技术的实施例，上述第一下拉维持模块包括：第一晶体管，其栅极和源极连接，接收所述第一下拉维持控制信号；第二晶体管，其栅极接收所述第一上拉模块的输出端的电压信号，其源极连接所述第一晶体管的漏极，其漏极连接负电位；第三晶体管，其栅极连接所述第一晶体管的漏极，其源极连接所述第一晶体管的源极；第四晶体管，其栅极连接所述第二晶体管的栅极，其源极连接第三晶体管的漏极，其漏极连接负电位；第五晶体管，其栅极连接所述第三晶体管的漏极，其源极连接所述第一上拉模块的输出端，其漏极连接负电位；第六晶体管，其栅极连接所述第三晶体管的漏极，其源极连接所述第二上拉模块的栅极驱动信号输出端，其漏极连接负电位。根据本专利技术的实施例，上述第二下拉维持模块包括：第七晶体管，其栅极接收所述第二下拉维持控制信号，其源极连接所述上拉控制模块的前级栅极驱动信号的输入端，其漏极连接所述第一上拉模块的输出端；第八晶体管，其栅极连接所述第七晶体管的栅极，其源极连接所述第二上拉模块的栅极驱动信号输出端，其漏极连接负电位。本专利技术对栅极驱动电路的电路结构重新进行了设计，使栅极驱动单元中的Q点电位直接由一驱动芯片提供的节点控制信号VQ控制，并改变自举电容的连接方式，使其不再与本级栅极驱动单元的用于输出栅极驱动信号的栅极线连接，从而在不改变相关的电路工作波形的情况下，降低了栅极线的负载，减轻栅极驱动信号的RC延迟现象，对面板的显示效果和信赖性提升都起到显著的改善作用。本专利技术的其它特征和优点将在随后的说明书中阐述，并且，部分的从说明书中变得显而易见，或者通过实施本专利技术而了解。本专利技术的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。附图说明为了更清楚的说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要的附图做简单的介绍：图1是现有的栅极驱动电路的第n级栅极驱动单元的电路结构示意图；图2是图1所示的栅极驱动电路的第n级栅极驱动单元的信号波形图；图3是本专利技术第一实施例的第n级栅极驱动单元的电路结构示意图；图4是图3所示的栅极驱动电路的第n级栅极驱动单元的信号波形图；图5是本专利技术第二实施例的第n级栅极驱动单元的电路结构示意图；图6是图5所示的栅极驱动电路的第n级栅极驱动单元的信号波形图；具体实施方式以下将结合附图及实施例来详细说明本专利技术的实施方式，借此对本专利技术如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本专利技术中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本专利技术的保护范围之内。实施例一下面通过描述对该栅极驱动单元的改进来说明本专利技术的技术方案。图1是现有的栅极驱动电路的第n级栅极驱动单元的电路结构示意图。由图1可知，四个晶体管和一个自举电容构成了栅极驱动单元的基本架构。此外，由于非晶硅的可靠性问题，除了这种基本架构之外，还会有一个辅助下拉电路模块，主要用于在栅极线关闭期间确保栅极驱动单元输出和Q点处于低电位状态，提高GOA电路工作的可靠性。从图1可以看出，自举电容Cboost一端与Q点连接，另外一端与栅极线连接，在栅极驱动单元本文档来自技高网...

【技术保护点】
一种栅极驱动电路，其特征在于，包括多级栅极驱动单元，每一级所述栅极驱动单元包括：上拉控制模块，其基于前级栅极驱动信号输出上拉控制信号；第一上拉模块，其与所述上拉控制模块连接，接收所述上拉控制信号，并根据所述上拉控制信号和节点控制信号将输出端的电位上拉至第一高电平；自举模块，其与所述第一上拉模块连接，用于当所述第一上拉模块输出端的电位根据所述节点控制信号上升至第二高电平时，将所述第一上拉模块的上拉控制信号输入端的电位也上拉至第二高电平；第二上拉模块，其与所述第一上拉模块连接，用于当所述第一上拉模块的输出端的电位上升至第二高电平时，根据时钟控制信号输出本级栅极驱动信号；下拉模块，其与所述第一上拉模块和第二上拉模块连接，用于根据下拉控制信号将所述第一上拉模块的输出端和上拉控制信号输入端，以及所述第二上拉模块的栅极驱动信号输出端的电位下拉至负电位。

【技术特征摘要】
1.一种栅极驱动电路，其特征在于，包括多级栅极驱动单元，每一级所述栅极驱动单元包括：上拉控制模块，其基于前级栅极驱动信号输出上拉控制信号；第一上拉模块，其与所述上拉控制模块连接，接收所述上拉控制信号，并根据所述上拉控制信号和节点控制信号将输出端的电位上拉至第一高电平；自举模块，其与所述第一上拉模块连接，用于当所述第一上拉模块输出端的电位根据所述节点控制信号上升至第二高电平时，将所述第一上拉模块的上拉控制信号输入端的电位也上拉至第二高电平；第二上拉模块，其与所述第一上拉模块连接，用于当所述第一上拉模块的输出端的电位上升至第二高电平时，根据时钟控制信号输出本级栅极驱动信号；下拉模块，其与所述第一上拉模块和第二上拉模块连接，用于根据下拉控制信号将所述第一上拉模块的输出端和上拉控制信号输入端，以及所述第二上拉模块的栅极驱动信号输出端的电位下拉至负电位。2.根据权利要求1所述的栅极驱动电路，其特征在于：所述节点控制信号为方波信号，其脉宽与所述时钟控制信号的脉宽相同。3.根据权利要求2所述的栅极驱动电路，其特征在于，所述上拉控制模块包括上拉控制晶体管，其栅极与源极连接，接收前级栅极驱动信号，其漏极输出所述上拉控制信号。4.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一上拉模块包括第一上拉晶体管，其栅极接收所述上拉控制信号，其源极接收所述节点控制信号，其漏极为输出端。5.根据权利要求2所述的栅极驱动电路，其特征在于，所述自举模块包括自举电容，其两端分别连接所述第一上拉模块的的输出端和上拉控制信号输入端。6.根据权利要求2所述的栅极驱动电路，其特征在于，所述第二上拉模块包括第二上拉晶体管，其栅极连接所述第一上拉模块的输出端，其源极接收所述时钟控制信号，其漏极输出所述本级栅极驱动信号。7.根据权利要求2所述的栅极驱动电路，其特征在于，所述下拉模块包括：第一下拉晶...

【专利技术属性】
技术研发人员：杜鹏，
申请(专利权)人：深圳市华星光电技术有限公司，
类型：发明
国别省市：广东;44