感测放大器电路制造技术

一种非易失性存储器设备(1)的感测放大器电路(10)，设置有：偏置级(11)，其偏置存储器阵列(2)的位线(BL)用于在存储器单元(3)中存储的数据的读取操作的预充电步骤期间对其预充电；电流至电压变换器级(12)，具有差分配置以及第一电路支路(12a)和第二电路支路(12b)，其在预充电步骤之后的数据读取步骤期间在相应比较输入(INa，INb)上接收单元电流(Icell)和参考电流(Iref)，每个电流具有相应放大模块(22a，22b)，放大模块生成相应经放大的电压(Va，Vb)，输出电压(Vout)是经放大的电压(Va，Vb)之间的差异的函数并且指示数据的值。电容步长模块(26)在第一预充电步骤期间检测并且存储第一与第二电路支路之间的偏移，并且在数据读取步骤期间补偿输出电压(Vout)中的这一偏移。

【技术实现步骤摘要】

本技术涉及用于非易失性存储器设备的具有偏移补偿的感测放大器电路。
技术介绍
通过已知的方式并且如图1中示意性地所示出的那样，表示为1的例如闪存类型或者PCM(相变存储器)类型的非易失性存储器设备通常包括存储器阵列2，存储器阵列2包括布置成行(字线WL)和列(位线BL)的多个存储器单元3。每个存储器单元3包括例如由闪存存储器中的浮动栅极晶体管形成的存储元件，其栅极端子被设计成耦合至相应字线WL，第一传导端子被设计成耦合至相应位线BL，并且第二传导端子连接至参考电势(例如接地gnd)。特别地，相同字线WL的存储器单元3的栅极端子连接在一起。列解码器电路4和行解码器电路5使得能够基于在存储器单元3的输入(用本身已知的方式生成并且整体用AS表示)处接收的地址信号并且特别是对应字线WL和位线BL来选择每个寻址时间，以便在存储器操作期间将其偏置到适当的电压和电流值。列解码器电路4特别地定义读取路径和感测放大器电路10，该读取路径被设计用于在每个选中时间在存储器阵列2的位线BL之间产生传导路径，感测放大器电路10被设计成将在寻址的存储器单元3中循环的电流与参考电流相比较以便确定所存储的数据。如图2所示，在已知的电路实施例中，感测放大器电路10通常包括偏置级11和电流电压(I/V)变换器级12。偏置级11被设计成偏置存储器阵列2的位线BL并且进而包括偏置生成器13以及成对共源共栅配置的NMOS类型的偏置晶体管14a、
14b。偏置生成器13在输入处接收例如可以通过电荷泵电压升压器级(本文中未说明)来被升压(下文中称为升压电压Vboost)的电压，并且在输出处在偏置节点Np上生成偏置电压Vcasc。替选地，并且根据针对偏置电压Vcasc理想的值，偏置生成器13可以直接接收具有逻辑值(低于升压电压Vboost)的电源电压Vdd。偏置晶体管14a、14b的控制端子都连接至上述偏置节点Np以用于接收偏置电压Vcasc。另外，成对晶体管中的第一偏置晶体管14a具有耦合至所选择的位线的第一传导端子以及连接至电流至电压变换器级12的第一比较输入INa的第二传导端子，第一偏置晶体管14a在使用中通过由列解码器4定义的读取路径从所选择的位线接收单元读取电流Icell。进而，成对晶体管中的第二偏置晶体管14b具有耦合至参考电流生成器15(或者，替选地通过本文未说明的方式耦合至参考单元)的相应第一传导端子以及连接至电流至电压变换器级12的第二比较输入INb的第二传导端子，第二偏置晶体管14b从参考电流生成器15接收参考读取电流Iref。电流至电压变换器级12还具有电源输入，电流至电压变换器级12在电源输入上接收电源电压Vdd，电流至电压变换器级12被配置成将单元读取电流Icell的值与参考读取电流Iref的值相比较，并且基于这一比较的结果生成输出电压Vout。感测放大器电路10还包括比较器级16，比较器级16在输入处从电流至电压变换器级12接收输出电压Vout，并且基于上述输出电压Vout的值(例如正的或者负的)生成指示存储器单元3中存储的数据的数字读取信号Sout。图2还示出了电耦合在位线BL与接地参考gnd之间的寄生线路电容器17以及耦合在偏置节点Np与接地参考gnd之间的偏置电容器18。在操作期间，对存储器单元3中存储的数据的读取包括经由偏置
级11和对应第一偏置晶体管14a对对应位线BL进行预充电的第一步骤(或阶段)，其使得能够根据偏置电压Vcasc来施加期望的预充电电压(特别地，这一预充电操作使得能够对耦合至所选择的位线BL的寄生电容17充电)。读取操作接着包括通过检测单元读取电流Icell并且将其与参考读取电流Iref相比较来读取所存储的数据的步骤(阶段)，以便生成输出电压Vout并且经由比较器级16生成数字输出信号Sout。例如，如果单元读取电流Icell高于参考读取电流Iref，则数字输出信号Sout可以具有高逻辑值“1”，否则，如果单元读取电流Icell低于参考读取电流Iref，则数字输出信号Sout可以具有低逻辑值“0”。本申请人已经发现，存储器单元的尺寸(所谓的“按比例缩小”)的逐步减小以及由技术发展强加的对增加电气性能(特别地，增加读取速度，或者减小访问时间，以及减小消耗)的同时要求可能在确保感测放大器电路10的正确操作方面引起严重的问题。上述要求实际上需要在逐渐增加的更短的时间内的逐渐更小的值的单元读取电流Icell与参考读取电流Iref之间的电流差的正确区分。例如，在安全存储应用(比如用于信用卡等的微控制器)中，技术演进已经导致存储器单元从90nm的大小到40nm的大小的变化，这通过将访问时间从70ns减小至25ns来实现。在这些应用中，还构思了更低值、例如3μA数量级的参考读取电流Iref，并且在区分低于500nA的数据的值时需要绝对误差(即小于16％的相对误差)。感测放大器电路10因此确保速度增加(即对位线BL预充电的能力以及在最短可能时间内区分所存数的数据)与准确性增加(即区分单元读取电流Icell与参考读取电流Iref之间的最小差异的能力)的相反要求之间的折衷。特别地，本申请人已经发现，感测放大器电路10中的偏移和失配的存在(例如，由于电子部件的制造过程的差异，由于部件的老化而导致的变化，或者由于环境因素)表示在实现上述折衷时存在障碍，
并且通常表示在确定非易失性存储器设备1的性能和可靠性时的关键方面。
技术实现思路
本技术的目的是通过提供一种能够实现偏移补偿并且在任何情况下对失配呈现低的灵敏度的用于非易失性存储器设备的感测放大器电路来至少部分解决以上强调的问题。根据本公开的第一方面，提供了一种感测放大器电路，所述感测放大器电路具有存储器阵列的非易失性存储器设备，所述存储器阵列具有按字线和位线布置的存储器单元，所述电路包括：偏置级，被配置成偏置所述存储器阵列的至少一个位线以用于在对应的存储器单元中存储的数据的读取操作的预充电步骤中对所述位线预充电；以及电流至电压变换器级，具有包括第一电路支路和第二电路支路的差分配置，所述第一电路支路和所述第二电路支路被设计成在所述预充电步骤之后的数据的读取步骤期间在相应的比较输入上接收来自所述位线的单元电流和来自电流参考结构的参考电流，并且在相应的第一差分输出端子与第二差分输出端子之间供应输出电压，其中所述第一电路支路和所述第二电路支路中的每个电路支路包括相应的放大模块，相应的所述放大模块被配置成在所述读取步骤期间分别根据所述单元电流和所述参考电流生成相应的经放大的电压，所述输出电压取决于所述经放大的电压之间的差异并且指示所述数据的值，所述电流至电压变换器级包括电容补偿模块，所述电容补偿模块被配置成在所述预充电步骤期间检测和存储所述第一电路支路与所述第二电路支路之间的偏移，并且在所存储的数据的所述读取步骤期间补偿所述输出电压中的所述偏移。根据本公开的另一方面，提供一种非易失性存储器设备，包括存储器阵列以及根据前述权利要求中的任一项的感测放大器电路，所述设备耦合至所述存储器阵列并且被设计成实现所述存储器阵列的所述存储器单元中存储的数据的读取操作。附图说明为了更好地理解本技术，现在仅作为非限制性示例通过参考附图来描本文档来自技高网...

【技术保护点】
一种感测放大器电路(10)，其特征在于，所述感测放大器电路(10)具有存储器阵列(2)的非易失性存储器设备(1)，所述存储器阵列(2)具有按字线(WL)和位线(BL)布置的存储器单元(3)，所述电路包括：偏置级(11)，被配置成偏置所述存储器阵列(2)的至少一个位线(BL)以用于在对应的存储器单元(3)中存储的数据的读取操作的预充电步骤中对所述位线预充电；以及电流至电压变换器级(12)，具有包括第一电路支路(12a)和第二电路支路(12b)的差分配置，所述第一电路支路(12a)和所述第二电路支路(12b)被设计成在所述预充电步骤之后的数据的读取步骤期间在相应的比较输入(INa，INb)上接收来自所述位线(BL)的单元电流(Icell)和来自电流参考结构(15)的参考电流(Iref)，并且在相应的第一差分输出端子(outa)与第二差分输出端子(outb)之间供应输出电压(Vout)，其中所述第一电路支路和所述第二电路支路中的每个电路支路包括相应的放大模块(22a，22b)，相应的所述放大模块(22a，22b)被配置成在所述读取步骤期间分别根据所述单元电流和所述参考电流生成相应的经放大的电压(Va，Vb)，所述输出电压(Vout)取决于所述经放大的电压(Va，Vb)之间的差异并且指示所述数据的值，所述电流至电压变换器级(12)包括电容补偿模块(26)，所述电容补偿模块(26)被配置成在所述预充电步骤期间检测和存储所述第一电路支路(12a)与所述第二电路支路(12b)之间的偏移，并且在所存储的数据的所述读取步骤期间补偿所述输出电压(Vout)中的所述偏移。...

【技术特征摘要】
2015.11.24 IT 1020150000761481.一种感测放大器电路(10)，其特征在于，所述感测放大器电路(10)具有存储器阵列(2)的非易失性存储器设备(1)，所述存储器阵列(2)具有按字线(WL)和位线(BL)布置的存储器单元(3)，所述电路包括：偏置级(11)，被配置成偏置所述存储器阵列(2)的至少一个位线(BL)以用于在对应的存储器单元(3)中存储的数据的读取操作的预充电步骤中对所述位线预充电；以及电流至电压变换器级(12)，具有包括第一电路支路(12a)和第二电路支路(12b)的差分配置，所述第一电路支路(12a)和所述第二电路支路(12b)被设计成在所述预充电步骤之后的数据的读取步骤期间在相应的比较输入(INa，INb)上接收来自所述位线(BL)的单元电流(Icell)和来自电流参考结构(15)的参考电流(Iref)，并且在相应的第一差分输出端子(outa)与第二差分输出端子(outb)之间供应输出电压(Vout)，其中所述第一电路支路和所述第二电路支路中的每个电路支路包括相应的放大模块(22a，22b)，相应的所述放大模块(22a，22b)被配置成在所述读取步骤期间分别根据所述单元电流和所述参考电流生成相应的经放大的电压(Va，Vb)，所述输出电压(Vout)取决于所述经放大的电压(Va，Vb)之间的差异并且指示所述数据的值，所述电流至电压变换器级(12)包括电容补偿模块(26)，所述电容补偿模块(26)被配置成在所述预充电步骤期间检测和存储所述第一电路支路(12a)与所述第二电路支路(12b)之间的偏移，并且在所存储的数据的所述读取步骤期间补偿所述输出电压(Vout)中的所述偏移。2.根据权利要求1所述的电路，其特征在于，所述第一电路支路和所述第二电路支路(12a，12b)中的每个电路支路还包括相应的跨导模块(24a，24b)，所述跨导模块(24a，24b)具有：相应的输入 (N3a，N3b)和相应的输出，相应的所述输入(N3a，N3b)在所述预充电步骤期间被选择性地连接至相应的所述放大模块(22a，22b)的输出(N2a，N2b)以用于接收相应的反馈电压(Vga，Vgb)，相应的所述输出被连接至相应的所述放大模块(22a，22b)的输入(N1a，N1b)并且被设计成供应相应的再生电流(Ida，Idb)，相应的所述再生电流(Ida，Idb)取决于相应的所述反馈电压(Vga，Vgb)。3.根据权利要求2所述的电路，其特征在于，所述电容补偿模块(26)针对所述第一电路支路和所述第二电路支路(12a，12b)中的每个电路支路包括连接在相应的所述跨导模块(24a，24b)的输入(N3a，N3b)与所述第一电路支路和所述第二电路支路(12a，12b)中的另一支路的所述差分输出端子(outb，outa)之间的相应的第一补偿电容器(27a，27b)。4.根据权利要求3所述的电路，其特征在于，所述电容补偿模块(26)针对所述第一电路支路和所述第二电路支路(12a，12b)中的每个电路支路还包括连接在相应的所述差分输出端子(outb，outa)与相应的所述放大模块(22a，22b)的输出(N2a，N2b)之间的相应的第二补偿电容器(28a，28b)。5.根据权利要求2到4中的任一项所述的电路，其特征在于，所述电流至电压变换器级(12)还包括开关模块，所述开关模块耦合至所述电容补偿模块(26)并且可操作用于将所述电流至电压变换器级的操作状态从所述预充电步骤切换至所存储的数据的读取步骤。6.根据权利要求5所述的电路，其特征在于，所述开关模块被配置成：在所述预充电步骤期间，在电学上将所述比较输入(INa，INb)从相应的所述放大模块(22a，22b)的输入(N1a，N1b)去耦合并且将相应的所述放大模块(22a，22b)的输出(N2a，N2b)电耦合至相应的所述跨导模块(24a，24b)的输入(N3a，N3b)以用于实现所述电容补偿模块(26)对所述第一电路支路和所述第二电路支路(12a，12b)之间的偏移的存储；以及在所存储的数据的所述读取步骤期间，将所述比较输入(INa，INb) 电耦合至相应的所述放大模块(22a，22b)的输入(N1a，N1b)，在电学上将相应的所述放大模块(22a，22b)的输出(N2a，N2b)从相应的所述跨导模块(24a，24b)的输入(N3a，N3b)去耦合，并且实现相应的所述放大模块(22a，22b)...

【专利技术属性】
技术研发人员：A·康特，F·拉罗萨，
申请(专利权)人：意法半导体股份有限公司，意法半导体鲁塞公司，
类型：新型
国别省市：意大利;IT