沟槽功率器件及制作方法技术

本发明专利技术揭示了一种沟槽功率器件及制作方法。本发明专利技术提供的一种沟槽功率器件及制作方法，通过在半导体衬底中形成第一沟槽，并将第一阻止层、填充材料层设置于所述第一沟槽中，形成静电隔离结构，进而实现了静电隔离结构设置在半导体衬底中，避免了静电隔离结构高于第二沟槽、第三沟槽的情况，使得半导体衬底表面平整，有效解决由于传统静电隔离结构的不平坦使后续的沉积工艺台阶覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题，通过使得静电隔离结构由分次沉积的第一填充材料层和第二填充材料层形成，获得了高性能ESD能力的静电隔离结构，从而实现器件结构，使参数和可靠性满足产品的要求。

【技术实现步骤摘要】

本专利技术涉及半导体设备领域，特别是涉及一种沟槽功率器件及制作方法。
技术介绍
半导体技术中，功率分立器件包括功率MOSFET、大功率晶体管和IGBT等器件。早期功率器件均是基于平面工艺生产，但随着半导体技术的发展，小尺寸、大功率、高性能成了半导体发展的趋势。沟槽工艺由于将沟道从水平变成垂直，消除了平面结构寄生JFET电阻的影响，使元胞尺寸大大缩小，在此基础上增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标，因此沟槽工艺越来越多运用于新型功率器件中。静电放电(Electro Static Discharge，ESD)是一种在两个物体之间的快速电荷转移现象，在这种现象中伴随有很大电场强度和电流密度，如果不能有效释放此能量，将会导致器件栅介电层击穿，甚至使硅衬底和介质层击穿、烧坏。目前在电路产品中，绝大多数集成电路中的静电隔离结构都是在硅衬底中通过掺杂硅来实现的，这将占用一定的硅片面积，但对于器件产品，通常是在多晶硅层(立体空间)实现静电隔离结构，就能够节约一定的面积,从而节约成本。但是采用多晶硅实现的静电隔离结构，也存在种种弊端。如图1所示为传统具有静电保护功能的沟槽功率器件结构示意图，整个器件可分为ESD区域、栅极连线区域和原胞区域。其中，ESD区域中静电隔离结构3就是采用多晶硅掺杂多组P/N相间实现ESD保护功能。由于静电隔离结构3将会存在很大的电场强度和电流密度，因此需要将静电隔离结构3和半导体硅衬底1有效隔离开，因此在静电隔离结构3下方需要较厚的介质层2隔离，厚度h1通常需要大于同时，由于多晶硅本身需要厚度h2通常大于因此会存在约1μm甚至大于1μm
的台阶差，这种不平坦的结构会使得后续的沉积介质层4的工艺台阶覆盖不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层，使器件结构无法实现，使产品的参数和可靠性不能够满足要求。同时，由于多晶掺杂优先选择沿着晶粒间界扩散不是沿着晶粒体扩散，因此扩散系数受影响的因素非常大，如图2所示为传统在多晶硅上形成的静电隔离结构3的结构示意图。其中，静电隔离结构3在多晶硅上形成N/P/N/P这样的结构，其ESD能力受N/P型多晶硅的宽度、多晶硅的晶粒大小、掺杂剂量、能量、退火等影响，同时由于扩散弧形分布的特性，N/P相接的区域的杂质不均(如图2中的弧线所示)，会出现耐压不稳定，产生漏电异常。特别小线宽工艺中，高性能ESD能力需要多晶硅掺杂N和P型的宽度、浓度、形貌等精确控制。如何通过优化产品结构、工艺流程降低由于静电隔离结构产生的台阶差，使整个半导体衬底表面平坦，有效解决由于传统静电隔离结构的不平坦化使后续的沉积工艺台阶覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题，以及如何获得高性能ESD能力的静电隔离结构，从而实现器件结构，使参数和可靠性满足产品的要求，是本
人员所要研究的内容。
技术实现思路
本专利技术的一个目的在于提供一种沟槽功率器件及制作方法，解决由于传统静电隔离结构所致的半导体衬底表面不平坦而影响后续的沉积工艺台阶覆盖能力，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题。本专利技术的另一个目的在于获得高性能ESD能力的静电隔离结构。为解决上述技术问题，本专利技术提供一种沟槽功率器件的制作方法，包括：提供半导体衬底；在所述半导体衬底中形成第一沟槽、第二沟槽和第三沟槽；在所述第一沟槽所在区域的半导体衬底表面及所述第一沟槽的底壁和侧壁上形成第一阻止层；在所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和第三
沟槽的底壁和侧壁上生长栅介电层；形成第一填充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽；进行平坦化，使得所述半导体衬底表面裸露出栅介电层、第一阻止层和第一填充材料层，且所述栅介电层、第一阻止层和第一填充材料层上表面齐平；刻蚀所述第一沟槽中的第一填充材料层形成凹槽；在所述凹槽中形成第二填充材料层以形成静电隔离结构，所述第一填充材料层与第二填充材料层上表面齐平，且掺杂类型不同；在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱；在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧所述P阱上形成N型区；在所述半导体衬底上形成介质层；刻蚀所述介质层以形成接触孔，所述接触孔分别延伸至第一沟槽和第二沟槽的第一填充材料层中及第三沟槽一侧的P阱中；以及在所述接触孔底部形成P型区。可选的，对于所述的沟槽功率器件的制作方法，所述第一填充材料层的掺杂类型为N型掺杂，所述第二填充材料层的掺杂类型为P型掺杂。可选的，对于所述的沟槽功率器件的制作方法，所述第一沟槽的深度为1μm-3.5μm，宽度为1μm-10μm，所述第二沟槽的深度为1μm-3.5μm，宽度为0.5μm-2μm，所述第三沟槽的深度为1μm-3.5μm，宽度为0.1μm-0.6μm。可选的，对于所述的沟槽功率器件的制作方法，所述第一阻止层的材料为二氧化硅、氮化硅、氮氧化硅的一种或多种组合。可选的，对于所述的沟槽功率器件的制作方法，所述第一阻止层的厚度为可选的，对于所述的沟槽功率器件的制作方法，所述第一填充材料层的厚度为0.3μm-1μm。可选的，对于所述的沟槽功率器件的制作方法，在形成第一阻止层之后，在生长栅介电层之前，还包括：在所述第二沟槽和第三沟槽的侧壁和底壁形成第一氧化层；去除所述第一氧化层。可选的，对于所述的沟槽功率器件的制作方法，采用原位掺杂沉积形成所述第一填充材料层。可选的，对于所述的沟槽功率器件的制作方法，采用干法刻蚀工艺刻蚀所述第一沟槽中的第一填充材料层形成凹槽。可选的，对于所述的沟槽功率器件的制作方法，所述凹槽的数量为多个。可选的，对于所述的沟槽功率器件的制作方法，采用原位掺杂沉积形成所述第二填充材料层，并进行平坦化，使得所述第二填充材料层与所述第一填充材料层上表面齐平。可选的，对于所述的沟槽功率器件的制作方法，所述平坦化为采用化学机械研磨工艺或回刻工艺进行。可选的，对于所述的沟槽功率器件的制作方法，所述介质层的材质为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或多种组合。可选的，对于所述的沟槽功率器件的制作方法，所述接触孔位于所述半导体衬底中的深度为0.1μm-0.8μm。可选的，对于所述的沟槽功率器件的制作方法，在所述接触孔底部形成P型区之后，还包括：在所述半导体衬底上形成金属层，所述金属层填充所述接触孔；以及在所述金属层上形成钝化层。本专利技术还提供一种沟槽功率器件，包括：半导体衬底；位于所述半导体衬底中第一沟槽、第二沟槽及第三沟槽；位于所述第一沟槽所在区域的半导体衬底表面及所述第一沟槽的底壁和侧壁的第一阻止层；位于所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和第三沟槽的底壁和侧壁上的栅介电层；位于第一沟槽、第二沟槽及第三沟槽中的第一填充材料层；位于所述第一沟槽中的第一填充材料层中的凹槽；位于所述凹槽中的第二填充材料层，所述第一填充材料层与第二填充材料层的掺杂类型不同，所述第一沟槽中的第一填充材料层和第二本文档来自技高网...

【技术保护点】
一种沟槽功率器件的制作方法，包括：提供半导体衬底；在所述半导体衬底中形成第一沟槽、第二沟槽和第三沟槽；在所述第一沟槽所在区域的半导体衬底表面及所述第一沟槽的底壁和侧壁上形成第一阻止层；在所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和第三沟槽的底壁和侧壁上生长栅介电层；形成第一填充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽；进行平坦化，使得所述半导体衬底表面裸露出栅介电层、第一阻止层和第一填充材料层，且所述栅介电层、第一阻止层和第一填充材料层上表面齐平；刻蚀所述第一沟槽中的第一填充材料层形成凹槽；在所述凹槽中形成第二填充材料层以形成静电隔离结构，所述第一填充材料层与第二填充材料层上表面齐平，且掺杂类型不同；在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱；在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧所述P阱上形成N型区；在所述半导体衬底上形成介质层；刻蚀所述介质层以形成接触孔，所述接触孔分别延伸至第一沟槽和第二沟槽的第一填充材料层中及第三沟槽一侧的P阱中；以及在所述接触孔底部形成P型区。

【技术特征摘要】
1.一种沟槽功率器件的制作方法，包括：提供半导体衬底；在所述半导体衬底中形成第一沟槽、第二沟槽和第三沟槽；在所述第一沟槽所在区域的半导体衬底表面及所述第一沟槽的底壁和侧壁上形成第一阻止层；在所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和第三沟槽的底壁和侧壁上生长栅介电层；形成第一填充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽；进行平坦化，使得所述半导体衬底表面裸露出栅介电层、第一阻止层和第一填充材料层，且所述栅介电层、第一阻止层和第一填充材料层上表面齐平；刻蚀所述第一沟槽中的第一填充材料层形成凹槽；在所述凹槽中形成第二填充材料层以形成静电隔离结构，所述第一填充材料层与第二填充材料层上表面齐平，且掺杂类型不同；在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱；在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧所述P阱上形成N型区；在所述半导体衬底上形成介质层；刻蚀所述介质层以形成接触孔，所述接触孔分别延伸至第一沟槽和第二沟槽的第一填充材料层中及第三沟槽一侧的P阱中；以及在所述接触孔底部形成P型区。2.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一填充材料层的掺杂类型为N型掺杂，所述第二填充材料层的掺杂类型为P型掺杂。3.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一沟槽的深度为1μm-3.5μm，宽度为1μm-10μm，所述第二沟槽的深度为1μm-3.5μm，宽度为0.5μm-2μm，所述第三沟槽的深度为1μm-3.5μm，宽度为0.1μm-0.6μm。4.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一
\t阻止层的材料为二氧化硅、氮化硅、氮氧化硅的一种或多种组合。5.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一阻止层的厚度为6.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一填充材料层的厚度为0.3μm-1μm。7.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，在形成第一阻止层之后，在生长栅介电层之前，还包括：在所述第二沟槽和第三沟槽的侧壁和底壁形成第一氧化层；去除所述第一氧化层。8.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，采用原位掺杂沉积形成所述第一填充材料层。9.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，采用干法刻蚀工艺刻蚀所述第一沟槽中的第一填充材料层形成凹槽。10.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述凹槽的数量为多个。11.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，采用原位掺杂沉积形成所述第二填充材料层，并进行平坦化，使得所述第二填充材料层与所述第一填充材料层上表面齐平。12.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述平坦化为采用化学机械研磨工艺或回刻工艺进行。13.如权利要求1所述的沟槽...

【专利技术属性】
技术研发人员：杨彦涛，王平，夏志平，李云飞，周艳春，
申请(专利权)人：杭州士兰集成电路有限公司，
类型：发明
国别省市：浙江;33