多处理器并行实验装置制造方法及图纸

本实用新型专利技术提供一种多处理器并行实验装置，涉及计算机体系结构技术。该多处理器并行实验装置包括处理主板和控制单元；处理主板承载有四个处理单元，每个处理单元包括一个处理器，四个处理器串联，并且首尾连接形成闭环；控制单元与每个处理器连接，用于在处理器启动前设置每个处理器的启动模式；处理器用于根据启动模式确定是否能启动。解决了现有的多处理器并行实验装置中，参与实验的处理器个数固定，灵活性差的问题。

【技术实现步骤摘要】

本技术涉及计算机体系结构技术，尤其涉及一种多处理器并行实验装置。
技术介绍
集成有多个CPU(Central Processing Unit，中央处理器，简称为：处理器)的计算机通常称为多处理器计算机，因其具有较高的并行处理能力，而广泛地应用于主流的服务器领域。为了对多处理器计算机的并行处理能力进行深入的研究，通常会将现有的基于X86或ARM(Acorn RISC Machine，Acorn公司出品的RISC结构机器，其中RISC全称为：Reduced Instruction Set Computer(精简指令集计算机))架构的多处理器计算机作为多处理器并行实验装置，编制多线程的实验用程序，在该装置上运行，通过测试运行速度、统计运行过程中各处理器资源使用情况来获知该装置的并行处理能力。但是现有的基于X86或ARM架构的多处理器计算机是固定单一架构，也就是说，参与实验的处理器个数是固定的，无法进行不同数量处理器并行实验的研究，灵活性差。
技术实现思路
本技术提供一种多处理器并行实验装置，解决了现有的多处理器并行实验装置中，参与实验的处理器个数固定，灵活性差的问题。本技术实施例一方面提供一种多处理器并行实验装置，包括处理主板和控制单元；所述处理主板承载有四个处理单元，每个所述处理单元包括一个处理器，所述四个处理器串联，并且首尾连接形成闭环；所述控制单元与每个所述处理器连接，用于在所述处理器启动前设置每
个所述处理器的启动模式；所述处理器用于根据所述启动模式确定是否能启动。进一步地，所述四个处理器均为龙芯3A处理器。进一步地，所述多处理器并行实验装置还包括四根8比特的HT总线，每个所述处理器包括16比特的HT0接口，所述HT0接口包括低8比特接脚和高8比特接脚；两个所述处理器的连接包括：一个所述处理器的所述HT0接口中低8比特接脚通过所述HT总线与另一个所述处理器的所述HT0接口中高8比特接脚连接。可选地，所述多处理器并行实验装置，还包括四根以太网线和路由单元，每个所述处理单元还包括与所述处理器连接的以太网接口模块，每个所述以太网接口模块通过一根所述以太网线与所述路由单元连接。进一步地，每个所述处理单元还包括与所述处理器连接的内存、基本输入输出系统闪存以及串行接口模块。进一步地，所述控制单元包括模式选择组件，用于根据实验装置使用者的输入产生模式信号，所述控制单元用于将所述模式信号传送给所述处理器以设置所述处理器的启动模式。进一步地，所述控制单元包括四个上电开关，每个所述上电开关对应一个所述处理器，所述上电开关闭合时，为对应的所述处理器接通电源。进一步地，所述启动模式为单节点模式时，所述控制单元用于控制所述处理主板上每个所述处理单元独立运行。可选地，所述启动模式为双节点模式时，所述控制单元用于控制所述处理主板上相连的所述处理单元两两组成处理单元组，所述处理单元组独立运行。可选地，所述启动模式为四节点模式时，所述控制单元用于控制所述处理主板上的四个所述处理器协同运行。本技术提供的多处理器并行实验装置中，包括四个处理器，这四个处理器串联，并且首尾连接形成闭环，这样保证任何两个处理器之间都能相互传输信号，且该装置还包括控制单元，它与每一个处理器连接，用于给每个处理器设置启动模式，使处理器能根据该启动模式确定是否启动，由此可
以选择处理主板上参与实验的处理器个数，从而保证实验的灵活性。附图说明为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为实施例一提供的一种多处理器并行实验装置的结构示意图；图2为实施例二提供的一种多处理器并行实验装置的结构示意图；图3为图2所示的多处理器并行实验装置中处理器的一种连接方式的结构示意图；图4为图2所示的多处理器并行实验装置中处理器的另一种连接方式的结构示意图；图5为图2所示的多处理器并行实验装置中控制单元的结构示意图。附图标记：11-处理主板； 12-控制单元； 13～16-处理单元；C0～C3-处理器； 31-HT总线； F0～F3-BIOS闪存；41-以太网线； 42-路由单元； K0～K3-上电开关；51-模式选择组件； D0～D3-内存； U0～U3-串行接口单元。具体实施方式为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。实施例一图1为实施例一提供的一种多处理器并行实验装置的结构示意图。如图1所示，该装置包括处理主板11和控制单元12，其中，处理主板11承载有四个处理单元(13～15)，每个处理单元包括一个处理器(C0～C3)。
四个处理器串联(C0～C3)，并且首尾连接形成闭环。如图1所示，处理器C0连接处理器C1，处理器C1连接处理器C2，处理器C2连接处理器C3，形成串联，位于队尾的处理器C3又和位于队首的处理器C0连接形成闭环。通过形成闭环，位于环上任意一个节点处的处理器都能与环上其它处理器传输信号。控制单元12与每个处理器(C0～C3)连接，用于在处理器启动前设置每个处理器(C0～C3)的启动模式，处理器用于根据该启动模式确定是否能启动。其中，启动模式是一个二进制的数值，由控制单元12生成并设置在处理器内部的一个存储单元中，在处理器接通电源时，会先读取这个存储单元中存储的启动模式的数值，并根据该数值来确定是否启动。本实施例提供的多处理器并行实验装置中，包括四个处理器，这四个处理器串联，并且首尾连接形成闭环，这样保证任何两个处理器之间都能相互传输信号，且该装置还包括控制单元，它与每一个处理器连接，用于给每个处理器设置启动模式，使处理器能根据该启动模式确定是否启动，由此可以选择处理主板上参与实验的处理器个数，从而保证实验的灵活性。实施例二图2为实施例二提供的一种多处理器并行实验装置的结构示意图。图3为图2所示的多处理器并行实验装置中处理器的一种连接方式的结构示意图。图4为图2所示的多处理器并行实验装置中处理器的另一种连接方式的结构示意图。图5为图2所示的多处理器并行实验装置中控制单元的结构示意图。如图2所示，该装置包括处理主板11和控制单元12，其中，处理主板11承载有四个处理单元(13～16)，每个处理单元包括一个处理器(C0～C3)。四个处理器串联(C0～C3)，并且首尾连接形成闭环。控制单元12与每个处理器(C0～C3)连接，用于在处理器启动前设置每个处理器(C0～C3)的启动模式，处理器用于根据该启动模式确定是否能启动。上述的四个处理器可以均为龙芯3A处理器。龙芯3A处理器为国内自主研发的处理器，其体系结构和指令代码均公开，因此本实施例的实验装置采
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【技术保护点】
一种多处理器并行实验装置，其特征在于，包括处理主板和控制单元；所述处理主板承载有四个处理单元，每个所述处理单元包括一个处理器，所述四个处理器串联，并且首尾连接形成闭环；所述控制单元与每个所述处理器连接，用于在所述处理器启动前设置每个所述处理器的启动模式。

【技术特征摘要】
1.一种多处理器并行实验装置，其特征在于，包括处理主板和控制单元；所述处理主板承载有四个处理单元，每个所述处理单元包括一个处理器，所述四个处理器串联，并且首尾连接形成闭环；所述控制单元与每个所述处理器连接，用于在所述处理器启动前设置每个所述处理器的启动模式。2.根据权利要求1所述的多处理器并行实验装置，其特征在于，所述四个处理器均为龙芯3A处理器。3.根据权利要求2所述的多处理器并行实验装置，其特征在于，还包括四根8比特的HT总线，每个所述处理器包括16比特的HT0接口，所述HT0接口包括低8比特接脚和高8比特接脚；两个所述处理器的连接包括：一个所述处理器的所述HT0接口中低8比特接脚通过所述HT总线与另一个所述处理器的所述HT0接口中高8比特接脚连接。4.根据权利要求1或2所述的多处理器并行实验装置，...

【专利技术属性】
技术研发人员：赵雪峰，杜望宁，张戈，
申请(专利权)人：龙芯中科技术有限公司，
类型：新型
国别省市：北京;11