用于整理和退出存储的处理器、方法、系统和装置制造方法及图纸

一种处理器包括用于无序地执行指令流的逻辑。指令流被划分为多个股，并且它的指令和该流内的那些指令被按照程序次序（PO）排序。所述处理器还包括用于执行下述操作的逻辑：识别指令流中的最早的未分派的指令并且将它的关联的PO记录为已执行指令指针；识别指令流中的最近提交的存储指令并且将它的关联的PO记录为存储提交指针；搜索指针具有小于执行指令指针的PO；识别存储缓冲器中的具有小于搜索指针的PO并且适合提交的第一组存储指令；评估第一组存储指令是否大于存储缓冲器的读端口的数量，并且调整搜索指针。

【技术实现步骤摘要】
【国外来华专利技术】
本公开涉及处理逻辑、微处理器和关联的指令集架构的领域，当由处理器或其它处理逻辑执行所述关联的指令集架构时，所述关联的指令集架构执行逻辑、数学或其它功能操作。
技术介绍
多处理器系统正在变得越来越普遍。多处理器系统的应用包括动态域分割直至桌上型计算。为了利用多处理器系统，待执行的代码可被分成用于由各种处理实体执行的多个线程。每个线程可被彼此并行地执行。另外，为了增加处理实体的效用，可采用无序执行。当使这种指令的所需要输入可用时，无序执行可执行指令。因此，可在较早出现在代码序列中的指令之前执行较晚出现在代码序列中的指令。附图说明在附图的图中作为例子而非限制图示实施例：图1A是根据本公开的实施例的用处理器形成的示例性计算机系统的方框图，所述处理器可包括用于执行指令的执行单元；图1B图示根据本公开的实施例的数据处理系统；图1C图示用于执行文本串比较操作的数据处理系统的其它实施例；图2是根据本公开的实施例的针对处理器的微架构的方框图，所述处理器可包括用于执行指令的逻辑电路；图3A图示根据本公开的实施例的多媒体寄存器中的各种压缩数据类型表示；图3B图示根据本公开的实施例的可能的寄存器内数据存储格式；图3C图示根据本公开的实施例的多媒体寄存器中的各种有符号和无符号压缩数据类型表示；图3D图示操作编码格式的实施例；图3E图示根据本公开的实施例的具有四十或更多个位的另一可能的操作编码格式；图3F图示根据本公开的实施例的又一可能的操作编码格式；图4A是图示根据本公开的实施例的按顺序流水线和寄存器重新命名级、无序发出/执行流水线的方框图；图4B是图示根据本公开的实施例的将要被包括在处理器中的按顺序架构核和寄存器重新命名逻辑、无序发出/执行逻辑的方框图；图5A是根据本公开的实施例的处理器的方框图；图5B是根据本公开的实施例的核的示例性实现方式的方框图；图6是根据本公开的实施例的系统的方框图；图7是根据本公开的实施例的第二系统的方框图；图8是根据本公开的实施例的第三系统的方框图；图9是根据本公开的实施例的片上系统的方框图；图10图示根据本公开的实施例的可执行至少一个指令的包含中央处理单元和图形处理单元的处理器；图11是图示根据本公开的实施例的IP核的开发的方框图；图12图示根据本公开的实施例第一类型的指令可如何由不同类型的处理器仿真；图13图示根据本公开的实施例的将使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令做对比的方框图；图14是根据本公开的实施例的处理器的指令集架构的方框图；图15是根据本公开的实施例的处理器的指令集架构的更详细的方框图；图16是根据本公开的实施例的针对处理器的执行流水线的方框图；图17是根据本公开的实施例的用于利用处理器的电子装置的方框图；图18图示根据本公开的实施例的用于退出和整理存储指令的示例性系统；图19图示根据本公开的实施例的对搜索模块的操作的约束；图20图示根据本公开的实施例的用于解决约束的搜索模块的示例性操作；图21A、21B和21C图示根据本公开的实施例的搜索模块的示例性操作；图22是根据本公开的实施例的搜索模块预测或设置搜索指针的示例性操作的图示；和图23图示根据本公开的实施例的用于搜索存储并且对存储进行排序的方法的示例性实施例。具体实施方式下面的描述描述了用于在处理器、虚拟处理器、封装、计算机系统或其它处理设备内或者结合处理器、虚拟处理器、封装、计算机系统或其它处理设备整理和退出存储的指令和处理逻辑。这种处理设备可包括无序处理器。另外，这种处理设备可包括多股无序处理器。另外，可从无序缓冲器（诸如，存储缓冲器）做出整理和退出存储。在下面的描述中，阐述许多特定细节（诸如，处理逻辑、处理器类型、微架构条件、事件、使能机构等）以便提供对本公开的实施例的更彻底的理解。然而，本领域技术人员将会理解，可在没有这种特定细节的情况下实践实施例。另外，一些公知结构、电路等未被详细地示出以避免不必要地模糊本公开的实施例。虽然参照处理器描述下面的实施例，但其它实施例适用于其它类型的集成电路和逻辑装置。本公开的实施例的类似技术和教导可被应用于可受益于更高的流水线吞吐量和提高的性能的其它类型的电路或半导体装置。本公开的实施例的教导适用于执行数据操纵的任何处理器或机器。然而，实施例不限于执行512位、256位、128位、64位、32位或16位数据运算的处理器或机器，并且可被应用于其中可执行数据的操纵或管理的任何处理器和机器。另外，下面的描述提供例子，并且附图为了说明的目的而示出各种例子。然而，这些例子不应该在限制性意义上被解释，因为它们仅意图提供本公开的实施例的例子，而非提供本公开的实施例的所有可能的实现方式的穷举列表。虽然以下的例子在执行单元和逻辑电路的上下文中描述指令处理和分发，但可通过存储在机器可读的有形介质上的数据或指令来完成本公开的其它实施例，当由机器执行所述数据或指令时，所述数据或指令使机器执行与本公开的至少一个实施例一致的功能。在一个实施例中，与本公开的实施例关联的功能用机器可执行指令来实现。所述指令可被用于使可被利用所述指令编程的通用或专用处理器执行本公开的步骤。本公开的实施例可被提供作为计算机程序产品或软件，所述计算机程序产品或软件可包括其上存储有指令的机器或计算机可读介质，所述指令可被用于对计算机（或其它电子装置）进行编程以执行根据本公开的实施例的一个或多个操作。另外，本公开的实施例的步骤可由包含用于执行所述步骤的固定功能逻辑的特定硬件部件或由已编程计算机部件和固定功能硬件部件的任何组合执行。用于对逻辑进行编程以执行本公开的实施例的指令可被存储在系统中的存储器（诸如，DRAM、高速缓存、闪存或其它存储器）内。另外，可经网络或通过其它计算机可读介质分发指令。因此，机器可读介质可包括用于存储或传送具有可由机器（例如，计算机）读取的形式的信息的任何机构，但不限于软盘、光盘、压缩盘、只读存储器（CD-ROM）和磁光盘、只读存储器（ROM）、随机存取存储器（RAM）、可擦除可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）、磁卡或光学卡、闪存或者在经电、光学、听觉或其它形式的传播信号（例如，载波、红外信号、数字信号等）通过互联网的信息的传输中使用的有形机器可读存储器。因此，计算机可读介质可包括适合于存储或传送具有可由机器（例如，计算机）读取的形式的电子指令或信息的任何类型的有形机器可读介质。设计可经过从创建到仿真到加工的各种阶段。代表设计的数据可按照许多方式代表所述设计。首先，如可在模拟中有用的，可使用硬件描述语言或另一功能描述语言表示硬件。另外，可在设计过程的一些阶段生产具有逻辑和/或晶体管门的电路级模型。另外，在某个阶段，设计可达到代表硬件模型中的各种装置的物理放置的数据的水平。在其中使用一些半导体加工技术的情况下，代表硬件模型的数据可以是指定用于生产集成电路的掩模的不同掩模层上的各种特征的存在或不存在的数据。在所述设计的任何表示中，数据可被存储在任何形式的机器可读介质中。存储器或者磁存储器或光学存储器（诸如，盘）可以是用于存储经由光波或电波传送的信息的机器可读介质，该信息被调制或以其它方式生成用于传送这种信息。当传送指示或携带本文档来自技高网...

【技术保护点】
一种处理器，包括：第一逻辑，用于无序地执行指令流，所述指令流被划分为多个股，每个股内的指令流和内容被按照程序次序（PO）排序；第二逻辑，用于识别指令流中的最早的未分派的指令并且将它的关联的PO记录为已执行指令指针；第三逻辑，用于识别指令流中的最近提交的存储指令并且将它的关联的PO记录为存储提交指针；第四逻辑，用于确定具有小于执行指令指针的PO的搜索指针；第五逻辑，用于识别存储缓冲器中的第一组存储指令，每个存储指令具有小于搜索指针的PO并且适合提交；第六逻辑，用于评估第一组存储指令是否大于存储缓冲器的读端口的数量；和第七逻辑，用于基于第一组存储指令大于存储缓冲器的读端口的数量的评估调整搜索指针。

【技术特征摘要】
【国外来华专利技术】1.一种处理器，包括：第一逻辑，用于无序地执行指令流，所述指令流被划分为多个股，每个股内的指令流和内容被按照程序次序（PO）排序；第二逻辑，用于识别指令流中的最早的未分派的指令并且将它的关联的PO记录为已执行指令指针；第三逻辑，用于识别指令流中的最近提交的存储指令并且将它的关联的PO记录为存储提交指针；第四逻辑，用于确定具有小于执行指令指针的PO的搜索指针；第五逻辑，用于识别存储缓冲器中的第一组存储指令，每个存储指令具有小于搜索指针的PO并且适合提交；第六逻辑，用于评估第一组存储指令是否大于存储缓冲器的读端口的数量；和第七逻辑，用于基于第一组存储指令大于存储缓冲器的读端口的数量的评估调整搜索指针。2.如权利要求1所述的处理器，还包括：第八逻辑，用于识别第二组存储指令，每个存储指令具有小于在第七逻辑调整搜索指针之后的搜索指针的PO；第九逻辑，用于评估第二组存储指令是否大于存储缓冲器的读端口的数量；和第十逻辑，用于基于第二组存储指令在大小方面小于或等于存储缓冲器的读端口的数量的评估提交第二组存储指令。3.如权利要求2所述的处理器，还包括：第十一逻辑，用于在第二组存储指令被提交之前根据PO对第二组存储指令进行整理。4.如权利要求2所述的处理器，还包括：第十一逻辑，用于将第二组存储指令中的每个存储指令的存储缓冲器标识符写到存储退出队列以提交第二组存储指令。5.如权利要求1所述的处理器，还包括：第八逻辑，用于基于第一组存储指令的大小调整搜索指针。6.如权利要求1所述的处理器，还包括：第八逻辑，用于基于第一组存储指令的大小和存储缓冲器的读端口的数量调整搜索指针。7.如权利要求1所述的处理器，还包括：第八逻辑，用于基于对搜索指针的前一调整调整搜索指针。8.一种方法，所述方法包括在处理器内：无序地执行指令流，所述指令流被划分为多个股，每个股内的指令流和内容被按照程序次序（PO）排序；识别指令流中的最早的未分派的指令并且将它的关联的PO记录为已执行指令指针；识别指令流中的最近提交的存储指令并且将它的关联的PO记录为存储提交指针；确定具有小于执行指令指针的PO的搜索指针；识别存储缓冲器中的第一组存储指令，每个存储指令具有小于搜索指针的PO并且适合提交；评估第一组存储指令是否大于存储缓冲器的读端口的数量；以及基于第一组存储指令大于存储缓冲器的读端口的数量的评估调整搜索指针。9.如权利要求8所述的方法，还包括：识别第二组存储指令，每个存储指令具...

【专利技术属性】
技术研发人员：A列钦科，A埃菲莫夫，SY施什洛夫，A克卢奇尼科夫，K加里富林，I布罗文科，BA巴巴彦，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US