一种新型智能卡制造技术

本实用新型专利技术涉及智能卡技术领域，尤其是一种新型智能卡。它包括主控芯片、连接于主控芯片上的天线以及集成于主控芯片上的时钟电路模块；所述时钟电路模块包括顺序连接的时钟提取电路、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器，时钟提取电路与鉴频鉴相器之间还连接有一时钟检测电路。本实用新型专利技术利用鉴频鉴相器、电荷泵、环路滤波器和压控振荡器构成类似于锁相环的结构(即PLL环路)，利用时钟检测电路实现PLL环路的锁定或者保持稳定，使得载波信号持续存在或者载波消失时，压控振荡器输出的时钟频率始终等于输入至时钟提取电路中的时钟频率，进而使得智能卡具有稳定准确的时钟频率，提高了智能卡的性能稳定性。

【技术实现步骤摘要】

本技术涉及智能卡
，尤其是一种新型智能卡。
技术介绍
随着科学技术的不断发展，智能卡已经被广泛应用于银行、社保、医疗、门禁以及校园公交一卡通等诸多场所。现有的智能卡，尤其是13.56MHz非接触式智能卡(符合ISO/IEC 14443type A协议标准)，其接收端(RX)使用的通信速率为106kbps的100％ASK调制信号，正常工作的场强范围为1.5A/m-7.5A/m；在智能卡的接收端(RX)处于载波间断、消失期间(即：载波100％ASK调制每次典型时长3μs，简称3μs过程)，智能卡的数字部分依然需要可靠的时钟电路来继续完成数据采样解析工作。然而，现有的智能卡的时钟电路由于结构设计的不甚合理，当智能卡的接收端(RX)处于载波间断、消失期间，时钟电路却无法提供稳定、准确的时钟频率，进而影响了智能卡的正常使用。因此，针对智能卡(尤其是智能卡的时钟电路)提出优化设计方案，是十分必要的。
技术实现思路
针对上述现有技术存在的不足，本技术的目的在于提供一种电路结构简单、性能稳定、在载波存在或丢失的情况下具有稳定且准确的时钟频率的新型智能卡。为了实现上述目的，本技术采用如下技术方案：一种新型智能卡，它包括主控芯片、连接于主控芯片上的天线以及集成于主控芯片上的时钟电路模块；所述时钟电路模块包括顺序连接的时钟提取电路、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器，所述时钟提取电路与鉴频鉴相器之间还连接有一时钟检测电路；所述时钟提取电路将天线上的载波信号转化为方波时钟信号，所述时钟检测电路检测时钟提取电路是否输出方波时钟信号并根据方波时钟信号的有无向鉴频鉴相器输出高电平或低电平，所述鉴频鉴相器根据时钟检测电路输出的电平高低控制电荷泵的充放电通路的启闭，所述环路滤波器对电荷泵输出的信号进行降噪滤波处理，所述压控振荡器对输入的信号进行整理并输出连续稳定的方波时钟信号，所述压控振荡器同时向鉴频鉴相器反馈信号。优选地，所述时钟提取电路包括连接于天线与时钟检测电路之间或天线与鉴频鉴相器之间的反相器组，所述反相器组由四个串联的反相器构成。优选地，所述时钟检测电路包括电压比较器和RC滤波器，所述RC滤波器连接于电压比较器的同相端与时钟提取电路的输出端之间，所述电压比较器的输出端连接鉴频鉴相器的输入端。优选地，所述环路滤波器包括顺序连接的偏置单元和延时单元，所述偏置单元和延时单元均由若干个PMOS管构成，所述延时单元复制偏置单元所产生的偏置电压并对偏置电压进行降噪后输出方波时钟信号。由于采用了上述方案，本技术利用鉴频鉴相器、电荷泵、环路滤波器和压控振荡器构成类似于锁相环的结构(即PLL环路)，利用时钟检测电路实现PLL环路的锁定或者保持稳定，使得载波信号持续存在或者载波消失时，压控振荡器输出的时钟频率始终等于输入至时钟提取电路中的时钟频率，进而使得智能卡具有稳定准确的时钟频率，提高了智能卡的性能稳定性；其结构简单，具有很强的实用价值和市场推广价值。附图说明图1是本技术实施例的控制系统原理框图；图2是本技术实施例的时钟检测电路的电路结构图；图3是本技术实施例的偏置单元的电路结构图；图4是本技术实施例的延时单元的电路结构图；图5是本技术实施例的波形变化图。具体实施方式以下结合附图对本技术的实施例进行详细说明，但是本技术可以由权利要求限定和覆盖的多种不同方式实施。如图1至图5所示，本实施例提供的一种新型智能卡，它包括主控芯片a、连接于主控芯片a上的天线b以及集成于主控芯片a上的时钟电路模块；其中，时钟电路模块包括顺序连接的时钟提取电路1、鉴频鉴相器2、电荷泵3、环路滤波器4和压控振荡器5，同时在时钟提取电路1与鉴频鉴相器2之间还连接有一时钟检测电路6；时钟提取电路1将天线b上的载波信号转化为方波时钟信号，时钟检测电路6检测时钟提取电路1是否输出方波时钟信号并根据方波时钟信号的有无向鉴频鉴相器2输出高电平或低电平，鉴频鉴相器2根据时钟检测电路6输出的电平高低控制电荷泵3的充放电通路的启闭，环路滤波器4则对电荷泵3输出的信号进行降噪滤波处理，而压控振荡器5对输入的信号进行整理并输出连续稳定的方波时钟信号，压控振荡器5同时向鉴频鉴相器2反馈信号。如此，利用鉴频鉴相器2、电荷泵3、环路滤波器4和压控振荡器5构成类似于锁相环的结构(即PLL环路)，利用时钟检测电路6实现PLL环路的锁定或者保持稳定，使得载波信号持续存在或者载波消失时，压控振荡器5输出的时钟频率始终等于输入至时钟提取电路1中的时钟频率。当智能卡启动时，时钟提取电路1将天线b上的载波信号(RF-SIG)转化为方波时钟信号，并使频率保持为载波频率13.56MHz，时钟提取电路1输出的信号(即RF-CLK)一方面作为时钟检测电路6的输入信号，另一方面作为鉴频鉴相器2的输人参考时钟；在出现以下情况时，智能卡可实现以下效果，即：当载波信号持续存在时，时钟提取电路1输出RF-CLK信号为连续方波时钟，时钟检测电路6输出的信号(即CLK-DET)为高电平，其标志时钟检测电路6检测到了时钟的存在；此时，整个PLL环路正常工作，而鉴频鉴相器2则比较RF-CLK信号与压控振荡器5输出的信号(即PLL-OUT)的相位与频率关系，促进环路锁定或者保持环路稳定。当处于3μs过程(载波信号丢失)时，时钟提取电路1处于不工作状态，RF-CLK信号为持续低电平，时钟检测电路6一旦检测出时钟丢失，其输出的CLK-DET信号也立即翻转为低电平，从而会控制鉴频鉴相器2输出的up信号和down信号，以断开电荷泵3的上下充放电通路开关，相当于暂时切断PLL环路的反馈机制，以保持电荷泵3输出电压(即Vctrl)的稳定，故PLL-OUT信号也会保持稳定；当3μs过程结束后，载波信号恢复，则时钟检测电路6会重新检测到时钟的存在，CLK-DET信号恢复为高电平，PLL环路重新建立反馈机制。由于3μs过程中的频率偏移很小，而且载波频率精准，所以RF-CLK信号与PLL-OUT信号的频率几乎相等，只会存在相位差别，如图5所示，经过短暂环路调整后，相位即可对齐，而后继续提供精确的13.56MHz时钟信号。为增强对天线b的载波信号的提取效果以及方波信号的输出效果，本实施例的时钟提取电路1包括连接于天线b与时钟检测电路6之间或天线b与鉴频鉴相器2之间的反相器组，反相器组可由四个串联的反相器构成；其中位于第一级的反相器可采用高压5V MOS管，而位于后面两级的反相器则可增强整个电路的驱动能力。为优化整个智能卡的电路结构，并提高时钟信号检测的精度和速度，如图2所示，本实施例的时钟检测电路6包括电压比较器A和RC滤波器(由电容C和电阻R构成)，RC滤波器连接于电压比较器A的同相端与时钟提取电路1的输出端之间，电压比较器A的输出端连接鉴频鉴相器2的输入端。为使输出的时钟信号能够与输入的时钟信号保持频率相同，本实施例的环路滤波器5包括偏置单元51(其主要由若干个PMOS管构成，具体连接方式可参考如图3进行设置)和延时单元52(其主要由若干个PMOS管构成，具体连接方式可参考如图4进行设置)，偏置单元51和延时单元52顺序连接，以利用延时单元52复制偏置单元51所产生的偏置电压(本文档来自技高网...

【技术保护点】
一种新型智能卡，它包括主控芯片、连接于主控芯片上的天线以及集成于主控芯片上的时钟电路模块；其特征在于：所述时钟电路模块包括顺序连接的时钟提取电路、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器，所述时钟提取电路与鉴频鉴相器之间还连接有一时钟检测电路；所述时钟提取电路将天线上的载波信号转化为方波时钟信号，所述时钟检测电路检测时钟提取电路是否输出方波时钟信号并根据方波时钟信号的有无向鉴频鉴相器输出高电平或低电平，所述鉴频鉴相器根据时钟检测电路输出的电平高低控制电荷泵的充放电通路的启闭，所述环路滤波器对电荷泵输出的信号进行降噪滤波处理，所述压控振荡器对输入的信号进行整理并输出连续稳定的方波时钟信号，所述压控振荡器同时向鉴频鉴相器反馈信号。

【技术特征摘要】
1.一种新型智能卡，它包括主控芯片、连接于主控芯片上的天线以及集成于主控芯片上的时钟电路模块；其特征在于：所述时钟电路模块包括顺序连接的时钟提取电路、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器，所述时钟提取电路与鉴频鉴相器之间还连接有一时钟检测电路；所述时钟提取电路将天线上的载波信号转化为方波时钟信号，所述时钟检测电路检测时钟提取电路是否输出方波时钟信号并根据方波时钟信号的有无向鉴频鉴相器输出高电平或低电平，所述鉴频鉴相器根据时钟检测电路输出的电平高低控制电荷泵的充放电通路的启闭，所述环路滤波器对电荷泵输出的信号进行降噪滤波处理，所述压控振荡器对输入的信号进行整理并输出连续稳定的方波时钟信号，所述压控振荡器同时向...

【专利技术属性】
技术研发人员：景在军，曾云彬，
申请(专利权)人：上海诚天智能卡有限公司，
类型：新型
国别省市：上海;31