FINFET装置的设计和集成制造方法及图纸

在所描述的示例中，包含finFET(114、116)的集成电路(100)可以被形成有在绝缘氧化物(110)上延伸的鳍(104)。第一finFET(114)和第二finFET(116)具有相差至少25％的暴露鳍高度(118、120)。暴露鳍高度(118、120)是鳍(104)的在绝缘氧化物(110)上的侧壁的垂直高度。栅极(112)被形成在鳍(104)上。在一个版本中，所述第一finFET(114)的鳍高度(118)是少于所述第二finFET(116)的鳍高度(120)；与所述第一finFET(114)和所述第二finFET(116)的鳍(104)相邻的所述绝缘氧化物(110)的厚度(122)是大体上相等的。鳍高度(124、126)是鳍(104)的顶部的在基板(102)上的高度。

【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
本申请通常涉及集成电路，并且更具体地涉及集成电路中的鳍式场效应晶体管(finFET)。集成电路可以包括：逻辑或存储器电路中的finFET。FinFET与具有相似足迹(footprint)的平面FET比较可以理想地提供增加的开态电流。FinFET可以被形成有具有恒定齿距(pitch)和宽度的鳍，以及具有恒定宽度和齿距的栅极，以便提供所需的电路密度。可以是理想的是，例如，在延迟电路中或静态随机访问存储器(SRAM)单元的驱动器中，具有finFET的具有比相邻的finFET更高的开态电流的一些实例。形成具有在恒定宽度和齿距配置中的变化的开态电流的finFET可以含有向finFET添加的额外鳍，不理想地，增加了finFET的足迹。可以进一步是有问题的是，由于在整数中增加鳍，所以通过增加鳍增加通过诸如50％这样的分数量的开态电流。
技术实现思路
在所描述的示例中，可以形成包含finFET的集成电路，使得finFET的鳍在形成于集成电路的基板上的绝缘氧化物上延伸。第一finFET和第二finFET具有相差至少25％的暴露鳍高度。暴露鳍高度是鳍在绝缘氧化物上的侧壁的垂直高度。栅极被形成在所述鳍上，沿所述鳍的所述侧壁向下延伸，使得具有更大暴露鳍高度的finFET具有更有效的沟道宽度，并且因此与具有更小暴露鳍高度的相似的finFET进行比较，具有更大开态电流。在一个版本中，所述第一finFET的高度少于所述第二finFET的鳍高度；相邻所述第一finFET和所述第二finFET的鳍的所述绝缘氧化物的厚度是大体上相等的。所述鳍高度是所述鳍的顶部的在相邻于所述鳍的所述基板上的所述高度，因此所述鳍高度包括相邻于所述绝缘氧化物的所述鳍的部分。在另一个版本中，在所述第一finFET处的所述绝缘氧化物是比在所述第二finFET处的绝缘氧化物更薄；所述第一finFET和所述第二finFET的所述鳍高度是大体上相等的。附图说明图1是包含finFET的示例集成电路的横截面。图2A至图2H是描述在制造的连续阶段中的图1的集成电路的横截面。图3A和图3B是包含具有根据图1和图2A至图2H的过程形成的finFET的SRAM的示例集成电路的立体图。图4是包含finFET的另一个示例集成电路的横截面。图5A至图5D是描述在制造的连续阶段中的图4的集成电路的横截面。图6A和图6B是包含具有根据图4和图5A至图5D的过程形成的finFET的SRAM的示例集成电路的立体图。具体实施方式以下共同未决的专利申请通过引用申请号No.US14/500,002在此并入本文。可以形成包含finFET的集成电路，使得finFET在形成于集成电路的基板上的绝缘氧化物上延伸。第一finFET具有第一暴露鳍高度以及第二finFET具有第二暴露鳍高度；第一暴露鳍高度和第二暴露鳍高度差异是至少25％。暴露鳍高度是鳍在绝缘氧化物上的侧壁的垂直高度。栅极被形成在所述鳍上，沿所述鳍的所述侧壁向下延伸，使得具有更大暴露鳍高度的finFET具有更有效沟道宽度，并且因此与具有更小暴露鳍高度的相似的finFET相比，具有更大开态电流。所述第一finFET和所述第二finFET的鳍宽度可以是大体上相等的。所述第一finFET和所述第二finFET的所述栅极宽度可以是大体上相等的。所述第一finFET和第二finFET可以是具有大体上一致的鳍宽度和齿距，和/或大体上一致的栅极宽度和齿距的多个finFET的一部分。所述第一finFET和所述第二finFET可以是SRAM单元的一部分。在一个版本中，所述第一finFET的鳍高度少于所述第二finFET的鳍高度；相邻所述第一finFET和所述第二finFET的鳍的所述绝缘氧化物的厚度是大体上一致的。所述鳍高度是所述鳍的顶部的在相邻所述鳍的所述基板上的所述高度，所述鳍高度包括所述鳍的相邻于所述绝缘氧化物的部分。在另一个版本中，在所述第一鳍finFET处的所述绝缘氧化物是比在所述第二finFET处的更薄；所述第一finFET和所述第二finFET的所述鳍高度是大体上相等的。图1是包含finFET的示例集成电路的横截面。集成电路100被形成在包括诸如硅这样的半导体材料的基板102上。例如通过形成用于鳍104的刻蚀掩膜覆盖区域，并且从在这些鳍104之间的基板去除半导体材料，在基板102上形成鳍104。鳍104的宽度106可以是大体上相等的。相邻的鳍104的中心之间的齿距距离108可以是大体上相等的。绝缘氧化物110被设置在与鳍104相邻的基板102上。绝缘氧化物110可以可能地包括：氮化硅或其它电介质材料。栅极112被设置为横交鳍104，并且该栅极112被大体上向下延伸至绝缘氧化物110。栅极112可以是如图1中所描述的金属替代栅极，或可以是多晶硅栅极。集成电路100包括：第一finFET114的至少一个实例和第二finFET116的至少一个实例。第一FinFET114的实例具有暴露鳍高度118，其至少低于第二finFET116的实例的暴露鳍高度120的25％。绝缘氧化物110的厚度122在第一finFET114的实例和第二finFET116的实例中是大体上相等的。第一finFET114的鳍高度124是少于第二finFET116的鳍高度126。将认识到的是，第一finFET114的实例可以包括：在鳍104的恰好一个实例上的栅极112的恰好一个实例，可以包括：在鳍104的多个实例上的栅极112的恰好一个实例，可以包括：在鳍104的恰好一个实例上的栅极112的多个实例，和/或可以包括：在鳍104的多个实例上的栅极112的多个实例。相似地，第二finFET116的实例可以包括：在鳍104的一个或更多个实例上的栅极112的一个或更多个实例。在finFET114和116中的开态电流是暴露鳍高度118和120和鳍宽度的上升函数，以及栅极112的宽度的下降函数。在具有相等数量的鳍104上的相等数量的栅极112的情况下，第一finFET114的实例具有比第二finFET116的可比较的实例更低的开态电流。可以选择第一finFET114的暴露鳍高度118以提供所需的开态电流。形成具有第一finFET114和第二finFET116的实例的集成电路100与具有全部finFET中的大体上相等暴露鳍高度的集成电路比较可以有利地提供所需的电路密度。图2A至图2H是图1的在制造的连续阶段中描述的集成电路的横本文档来自技高网...

【技术保护点】
一种集成电路，其包括：基板，其包括半导体材料；绝缘氧化物，其设置在所述基板上；第一鳍式场效应晶体管，即第一finFET，所述第一finFET包括：在所述基板上设置的半导体材料的第一鳍，其中所述绝缘氧化物被设置为与所述第一鳍相邻，所述第一鳍具有第一暴露鳍高度；以及第一栅极，其被设置在所述第一鳍上并且沿所述第一鳍的侧壁向下延伸；以及第二finFET，所述第二finFET包括：在所述基板上设置的半导体材料的第二鳍，其中所述绝缘氧化物被设置为与所述第二鳍相邻，所述第二鳍具有第二暴露鳍高度，使得所述第一暴露鳍高度和所述第二暴露鳍高度的高度相差至少25％；以及第二栅极，其被设置在所述第二鳍上并且沿所述第二鳍的侧壁向下延伸。

【技术特征摘要】
【国外来华专利技术】2013.12.12 US 61/915,038;2014.09.29 US 14/499,9571.一种集成电路，其包括：
基板，其包括半导体材料；
绝缘氧化物，其设置在所述基板上；
第一鳍式场效应晶体管，即第一finFET，所述第一finFET包括：
在所述基板上设置的半导体材料的第一鳍，其中所述绝缘氧化物被设
置为与所述第一鳍相邻，所述第一鳍具有第一暴露鳍高度；以及
第一栅极，其被设置在所述第一鳍上并且沿所述第一鳍的侧壁向下延
伸；以及
第二finFET，所述第二finFET包括：
在所述基板上设置的半导体材料的第二鳍，其中所述绝缘氧化物被设
置为与所述第二鳍相邻，所述第二鳍具有第二暴露鳍高度，使得所述第一暴露
鳍高度和所述第二暴露鳍高度的高度相差至少25％；以及
第二栅极，其被设置在所述第二鳍上并且沿所述第二鳍的侧壁向下延
伸。
2.根据权利要求1所述的集成电路，其中：与所述第一鳍相邻的所述绝缘
氧化物和与所述第二鳍相邻的所述绝缘氧化物的厚度是大体上一致的；并且所
述第一finFET的鳍高度低于所述第二finFET的鳍高度，鳍的鳍高度是所述鳍的
顶部在与所述鳍相邻的所述基板上的高度，使得所述第一暴露鳍高度至少低于
第二暴露鳍高度25％。
3.根据权利要求2所述的集成电路，其中：所述第一finFET是在静态随机

\t访问存储器单元即SRAM单元中的传输栅极finFET；并且所述第二finFET是在
所述SRAM单元中的驱动器finFET。
4.根据权利要求1所述的集成电路中，其中：所述第一finFET的鳍高度大
体上等于所述第二finFET的鳍高度；并且与所述第一鳍相邻的所述绝缘氧化物
的厚度小于与所述第二鳍相邻的所述绝缘氧化物的厚度，使得所述第一暴露鳍
高度至少高于所述第二暴露鳍高度25％。
5.根据权利要求4所述的集成电路，其中：所述第一finFET是在SRAM单
元中的驱动器finFET；并且所述第二finFET是在所述SRAM单元中的传输栅极
finFET。
6.根据权利要求1所述的集成电路，其中，所述第一鳍的宽度和所述第二
鳍的宽度是大体上相等的。
7.根据权利要求1所述的集成电路，其中，所述第一鳍的中心和与所述第
一鳍相邻的鳍的中心之间的齿距距离，与所述第二鳍的中心和与所述第二鳍相
邻的鳍的中心之间的齿距距离是全部大体上相等的。
8.根据权利要求1所述的集成电路，其中，所述第一栅极的宽度和所述第
二栅极的宽度是大体上相等的。
9.根据权利要求1所述的集成电路，其中，所述第一栅极的中心和与所述

\t第一栅极相邻的栅极的中心之间的齿距距离，与所述第二栅极的中心和与所述
第二栅极相邻的栅极的中心之间的齿距距离全部是大体上相等的。
10.一种形成集成电路的方法，其包括：
提供包括半导体材料的基板；
在所述基板上形成第一finFET的半导体材料的第一鳍和第二finFET的半导
体材料的第二鳍，使得所述第一鳍的鳍高度与所述第二鳍的鳍高度大体相等；
在所述基板上形成与所述第一鳍和所...

【专利技术属性】
技术研发人员：R·金姆，K·利姆，Y·S·崔，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US