用于使静态随机存取存储器(SRAM)中的工艺耐受电流漏泄降低的电路、方法和装备技术

公开了一种存储器设备偏置电路，该电路具有耦合以接收具有适于在活跃模式中操作存储器设备的电源电压电平的电源电压的半导体器件对，并且该半导体器件对可操作用于向该存储器设备提供可调节偏置电压，该可调节偏置电压大于用于在数据保留模式中操作存储器设备的最小电压电平。该半导体器件对包括第一半导体器件；以及，包括与该第一半导体器件相反类型的半导体器件的第二半导体器件，从而该半导体器件对包括N型半导体器件和P型半导体器件中的每一者。该存储器设备偏置电路进一步包括耦合到第二半导体器件并且配置成基于该电源电压调节该第二半导体器件的操作的偏置调节电路。

【技术实现步骤摘要】
【国外来华专利技术】背景相关申请的交叉引用本申请要求于2013年12月13日向美国专利商标局提交的美国非临时专利申请No.14/106,575的优先权和权益，其全部内容通过援引纳入于此。领域本公开的诸方面一般涉及存储器设备，并且尤其涉及静态随机存取存储器(SRAM)中的工艺耐受电流漏泄降低。
技术介绍
由于诸如运行时间的长度以及可伸缩性的设计考虑，在几乎所有的现代电子设备中，存储器设备的功率节省都是被高度期望的。静态随机存取存储器(SRAM)设备是使用双稳态锁存电路系统(其可被称为位单元或SRAM单元)来存储每个比特的半导体存储器设备类型。为了降低嵌入式存储器设备(诸如SRAM设备)中的功耗，现代存储器设备架构通常被分成具有一个或多个存储器阵列的核心阵列，该一个或多个存储器阵列包括包含位单元集合的存储器组，以及可以用来访问指定存储器组的外围电路系统。外围电路系统包括分别用以在由解码器标识的特定存储器组中存储和恢复信息的写和读电路系统。由此，仅需为未被访问的存储器组提供足够使每个位单元中的双稳态锁存电路系统维持存储于其中的数据的功率。SRAM存储器设备通常具有三种不同的操作模式。第一模式是“活跃”模式，其中核心阵列和外围电路系统处于就绪状态，并且等待输入。在活跃模式中，到每个存储器阵列和外围电路系统的电源线被保持为高，而到每个存储器阵列的选择线被保持为低，直到需要执行操作。选择线可以随后被拉高以选择特定存储器阵列。第二模式是“睡眠保留”模式，其中可期望若非降低功耗，则已被写入存储器的无论什么数据都要被维持。在睡眠保留模式中，外围电路系统被保持关闭，但是仍然在去往每个存储器阵列的电源线上提供功率。第三模式是“深度睡眠”状态，其中核心阵列和外围电路系统二者都被关闭，并且实现了最大功率节省。虽然在睡眠保留模式中，没有为外围电路系统供应功率且仅为核心阵列供应最小的功率，但是存储器设备可能仍然遭受核心阵列中的功率漏泄。这是因为，任何供应给核心阵列的功率都会导致功率漏泄。降低功率漏泄的一种通用办法被称为源电压偏置，其中电源侧电压被维持在同一电平，但是供应给存储器阵列的接地电压的电平(被称为源电压)被提升。由此，存储器阵列的净空，以及由此而来的漏泄被降低。然而，该方案中存在一些约束。例如，在睡眠保留操作模式期间的SRAM设备中，核心阵列的源电压被提升到刚好低于其通过用于保留数据的轨到轨电压要求的点。该提升的电压跨工艺角高度敏感。需要常规方案之上的方案来跨工艺角汇聚提升的源电压电平以及最大程度上降低SRAM核心阵列漏泄。概述以下给出公开的办法的一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是本公开的所有构想到的特征的详尽综览，并且既非旨在标识出本公开的所有方面的关键性或决定性要素亦非试图界定本公开的任何或所有方面的范围。其唯一目的是以简化形式给出本公开的一个或多个方面的一些概念作为稍后给出的更详细描述之序言。在一方面，本公开提供了一种存储器设备偏置电路，其包括耦合以接收具有适于在活跃模式中操作存储器设备的电源电压电平的电源电压的半导体器件对，并且该半导体器件对可操作用于向该存储器设备提供用于在数据保留模式中操作该存储器设备的可调节偏置电压。该半导体器件对包括第一半导体器件以及第二半导体器件，其中该第二半导体器件是与该第一半导体器件相反类型的半导体器件，从而该半导体器件对包括N型半导体器件和P型半导体器件中的每一者。偏置调节电路耦合到该第二半导体器件并且配置成基于该电源电压调节该第二半导体器件的操作。本公开的另一方面提供了半导体器件中的电流漏泄降低方法，包括切换包括半导体器件对且耦合到存储器设备的电路以用第一电压电平向该存储器设备提供来自电源的电源电压，同时将该半导体器件对旁路；使用偏置调节信号调节该半导体对中的所选半导体器件的操作参数；以及基于该偏置调节信号降低由该电源通过该半导体器件对提供给该存储器设备的电源电压的电平，以达到大于供该存储器设备在数据保留模式中操作的最小电压电平的第二电压电平，其中该第二电压电平低于该第一电压电平。本公开的还有另一方面提供了用于半导体器件中的电流漏泄降低的装备，包括配置成耦合到存储器设备以用第一电压电平和第二电压电平向该存储器设备提供来自电源的电源电压的电路，其中该第一电压电平允许存储器设备在活跃模式中操作，以及该第二电压电平允许该存储器设备在非活跃模式中操作，该电路包括半导体器件对，该来自该电源的该电源电压以该第二电平通过该半导体器件对被提供给该存储器设备；以及用于基于该电源电压调节该半导体对中所选半导体器件的操作参数的装置，从而该第二电压电平逼近供该存储器设备在数据保留模式中操作的最小电压电平。本公开的这些和其他方面将在阅览以下详细描述后将得到更全面的理解。附图简述本公开的这些和其他范例方面将在以下详细描述以及在附图中予以描述。图1是可以用来描述用于降低SRAM中的电流漏泄的现有电压偏置办法的第一电压偏置架构的框图。图2是可以用于图1的第一电压偏置架构中的现有电压偏置二极管配置的电路图。图3是根据所公开的用于SRAM中的电流漏泄的工艺耐受降低的各方面配置的经平衡的基于NMOS的电压偏置架构的框图。图4是经平衡的基于NMOS的电压偏置电路的电路图，其具有根据用于SRAM中电流漏泄的工艺耐受降低的所公开的办法的各方面配置的偏置电平调节机制，该机制可以用于图3的经平衡的基于NMOS的电压偏置架构。图5a-b是可以用来描述用以提供图4的偏置电平调节机制的各种办法的电路图。图6是可以用来描述用于降低SRAM中的电流漏泄的另一现有电压偏置办法的第二电压偏置架构的框图。图7是可以用于图6的第二电压偏置架构中的现有电压偏置二极管配置的电路图。图8是根据所公开的用于SRAM中的电流漏泄的工艺耐受降低的各方面配置的经平衡的基于PMOS的电压偏置架构的框图。图9是经平衡的基于PMOS的电压偏置电路的电路图，其具有根据用于SRAM中电流漏泄的工艺耐受降低的所公开的办法的各方面配置的偏置电平调节机制，该机制可以用于图8的经平衡的基于PMOS的电压偏置架构。图10a-b是可以用来描述用以提供图4的偏置电平调节机制的各种办法的电路图。图11是描述根据所公开办法的各方面配置的工艺耐受平衡电压偏置电路的操作的流程图。图12是概念性地解说其中可以使用图3和8的工艺耐受平衡电压偏置架构的片上系统(SoC)的示例的框图。根据惯例，为了清楚本文档来自技高网...

【技术保护点】
一种存储器设备偏置电路，包括：耦合以从电源接收具有适于在活跃模式中操作存储器设备的电源电压电平的电源电压的半导体器件对，并且该半导体器件对能操作用于向所述存储器设备提供可调节偏置电压，所述可调节偏置电压大于用于在数据保留模式中操作所述存储器设备的最小电压电平，所述半导体器件对包括：第一半导体器件；以及，第二半导体器件，其中所述第二半导体器件包括与所述第一半导体器件相反类型的半导体器件，从而所述半导体器件对包括N型半导体器件和P型半导体器件中的每一者；以及，偏置调节电路，耦合到所述第二半导体器件并且配置成基于所述电源电压调节所述第二半导体器件的操作。

【技术特征摘要】
【国外来华专利技术】2013.12.13 US 14/106,5751.一种存储器设备偏置电路，包括：
耦合以从电源接收具有适于在活跃模式中操作存储器设备的电源电压电平的电源电
压的半导体器件对，并且该半导体器件对能操作用于向所述存储器设备提供可调节偏置电
压，所述可调节偏置电压大于用于在数据保留模式中操作所述存储器设备的最小电压电
平，所述半导体器件对包括：
第一半导体器件；以及，
第二半导体器件，其中所述第二半导体器件包括与所述第一半导体器件相反类型的半
导体器件，从而所述半导体器件对包括N型半导体器件和P型半导体器件中的每一者；以及，
偏置调节电路，耦合到所述第二半导体器件并且配置成基于所述电源电压调节所述第
二半导体器件的操作。
2.如权利要求1所述的存储器设备偏置电路，其特征在于，所述偏置调节电路耦合到所
述第二半导体器件的本体部分并且配置成向所述本体部分提供不同于所述第二半导体器
件的漏极电压的偏置调节电压。
3.如权利要求2所述的存储器设备偏置电路，其特征在于，所述第一半导体器件包括
PMOS器件，所述第二半导体包括NMOS器件，并且所述NMOS器件处，所述偏置调节电压低于所
述漏极电压。
4.如权利要求3所述的存储器设备偏置电路，其特征在于，所述电源包括正电压轨和负
电压轨，并且提供给所述NMOS器件的所述本体部分的所述偏置调节电压包括范围从所述负
电压轨到所述可调节偏置电压的调节电压。
5.如权利要求2所述的存储器设备偏置电路，其特征在于，所述第一半导体器件包括
NMOS器件，所述第二半导体包括PMOS器件，并且所述PMOS器件处，所述偏置调节电压高于所
述漏极电压。
6.如权利要求5所述的存储器设备偏置电路，其特征在于，所述PMOS器件遭受到井邻近
效应，并且所述偏置调节电路配置成调节所述偏置调节电压以降低这些效应。
7.如权利要求5所述的存储器设备偏置电路，其特征在于，所述电源包括正电压轨和负
电压轨，并且提供给所述PMOS器件的所述本体部分的所述偏置调节电压包括范围从所述可
调节偏置电压到所述正电压轨的调节电压。
8.如权利要求2所述的存储器设备偏置电路，其特征在于，所述偏置调节电路配置成调
节所述偏置调节电压以降低所述第二半导体器件的阈值电压。
9.一种用于半导体器件中的电流漏泄降低的方法，包括：
切换包括半导体器件对且耦合到存储器设备的电路，以用第一电压电平向所述存储器
设备提供来自电源的电源电压，同时将该半导体器件对旁路；
使用偏置调节信号调节所述半导体对中的所选半导体器件的操作参数；以及，
基于所述偏置调节信号降低由所述电源通过所述半导体器件对向所述存储器设备提
供的所述电源电压的电平，以达到第二电压电平，所述第二电压电平大于供所述存储器设
备在数据保留模式中操作的最小电压电平，其中所述第二电压电平低于所述第一电压电
平。
10.如权利利要求9所述的方法，其特征在于，所述第一电压电平包括供所述存储器设
备在活跃模式中操作的第一电压净空，并且所述第二电压电平包括低于所述第一电压净空
的第二电压净空，其中所述第二电压净空允许所述存储器设备维持存储在所...

【专利技术属性】
技术研发人员：C·古拉蒂，A·阿希列什，V·纳拉亚南，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US