高速短距离输入/输出(I/O)制造技术

描述了一种装置，该装置包括：位于第一管芯上的多个发射器电路；位于第二管芯上的多个接收器电路；多个数据传输线，所述多个数据传输线将所述第一管芯通信地耦合至所述第二管芯，以便所述多个发射器电路向所述多个接收器电路并行传输数据比特；终端电路，所述终端电路包括共享电容器和多个电阻器，所述多个电阻器中的每个电阻器对应于多个导电线中的一个导电线并且所述多个电阻器中的每个电阻器耦合至所述共享电容器；以及并行编码块，所述并行编码块用于根据直流(DC)平衡码对由所述多个发射器电路经由所述多个数据传输线传输的数据进行编码。

【技术实现步骤摘要】
【国外来华专利技术】高速短距离输入/输出(I/O)
技术介绍
使用常规输入/输出(I/O)接口的芯片或设备之间的高带宽短距离互连需要大的功率和芯片面积；具体而言，保持所述芯片或设备之间的信号传输质量的方案显著地有助于接口功率消耗和较小的芯片面积。结果，这些常规的I/O接口对于低功率和/或小的芯片面积电路而言不是令人满意的。附图说明参照下面的图描述了本公开内容的非限制性和非穷尽性实施例，其中，类似的附图标记指代遍及不同视图的类似部分，除非另外指定。图1是根据本公开内容的实施例的利用高速短距离输入/输出接口的多芯片封装(MCP)的框图。图2是根据本公开内容的实施例的利用高速短距离输入/输出接口的经封装的部件的框图。图3是现有技术串行输入/输出接口的图示。图4是根据本公开内容的实施例的高速短距离输入/输出接口的图示。图5是根据本公开内容的实施例的高速短距离输入/输出接口的图示。图6是利用本公开内容的实施例的计算机系统的图示。具体实施方式本公开内容的实施例描述了用于电路和设备的高速短距离输入/输出(I/O)耦合件。在下面的描述中，讨论了许多细节，以提供对本公开内容的实施例的更透彻的解释。然而，对于本领域技术人员将显而易见的是，本公开内容的实施例可以在没有这些具体细节的情况下得以实现。在其它情形下，公知的结构和设备以框图形式而非详细地示出，以免模糊本公开内容的实施例。应当指出的是，在实施例的对应的附图中，以线表示信号。一些线可以更粗，以指示更多组分的信号路径，并且/或者在一个或多个端处具有箭头，以指示主要的信息流方法。这种指示不旨在是限制性的。相反，结合一个或多个示例性实施例使用所述线以促进对电路或逻辑单元的更易理解。如由设计需要或偏好所指示的任何所表示的信号可以实际上包括可以在任一方向上行进的一个或多个信号，并且可以借助于任何适合类型的信号方案来实施。遍及说明书以及在权利要求书中，术语“连接”意指连接的事物之间的直接电连接，而没有任何中间设备。术语“耦合”意指连接的事物之间的直接电连接或通过一个或多个无源或有源中间设备的间接连接。术语“电路”意指被布置为彼此协作以提供期望功能的一个或多个无源和/或有源部件。术语“信号”意指至少一个电流信号、电压信号或数据/时钟信号。“一”、“一个”和“该”的意义包括复数引用。“在……中”的意义包括“在……中”和“在……上”。术语“缩放“通常指代将设计(原理图和版图)从一个工艺技术变换为另一个工艺技术。术语“缩放”通常还指代在相同技术节点内缩小版图和设备的尺寸。术语“缩放”还可以指代相对于另一个参数(例如，电源电平)调整(例如，减慢)信号频率。术语“实质上”、“靠近”、“近似”、“接近”、和“大约”通常指代在目标值的+/-20％内。除非另外说明，用以描述公共对象的顺序形容词“第一”、“第二”和“第三”等的使用仅仅指示类似对象的不同实例被指代为并且不旨在暗示如此描述的对象必须在时间上、空间上、排序上或在任何其它方式上以给定的顺序。出于实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极端子、源极端子、栅极端子和体端子。晶体管还包括三栅极晶体管和FinFET晶体管、环栅圆柱形晶体管或实施晶体管功能的其它器件(例如，碳纳米管或自旋电子器件)。源极端子和漏极端子可以是完全相同的端子并且在本文中可交换地使用。本领域技术人员将意识到的是，其它晶体管(例如，双极结型晶体管-BJTPNP/NPN、BiCMOS、CMOS、eFET等)可以在不脱离本公开内容的范围的情况下使用。术语“MN”指示n型晶体管(例如，NMOS、NPNBJT等)，以及术语“MP”指示p型晶体管(例如，PMOS、PNPBJT等)。图1是根据本公开内容的实施例的利用高速短距离I/O接口的多芯片封装(MCP)100的框图。图1图示了MCP100的侧视图和顶视图两者，其被示出为包括利用了传输电路(TX)125和接收电路(RX)130的芯片120、利用TX145和RX150的芯片140(由间隔175分离)。在此实施例中，以下所描述的短距离I/O接口包括将至少两个芯片通信地耦合的封装上输入/输出(OPIO)接口。下面的示例性实施例被描述为包含具有接口的两个芯片；然而，封装内的任何数量的芯片可以使用本文所描述的技术来互连。封装100可以是任何类型的封装，其可以包含多个集成电路(IC)芯片。在图1的示例中，封装100包含芯片120和芯片140。这些芯片可以是例如处理器、存储器芯片、图形处理器等等。在此实施例中，芯片120包括OPIO发射器125和OPIO接收器130。类似地，芯片140包括OPIO发射器145和OPIO接收器150。发射器125与接收器150耦合，并且发射器145与接收器130耦合。芯片120与芯片140之间的间隔175相对小(例如，小于20mm)，从而包括“短距离”；然而，其它实施例可以具有芯片之间较大的间隔。通常，间隔175越小，可以提供在芯片之间的带宽越大。发射器125与接收器150之间、发射器145与接收器130之间的接口可以包括以下所描述的高速短距离I/O接口中的任何一种。如以下将详细描述的，本公开内容的实施例描述了用于分立IC或MCP计算设备的高速短距离I/O接口。本公开内容的实施例包括多个发射器电路，所述多个发射器电路在第一管芯上；多个接收器电路，所述多个接收器电路在第二管芯上；以及多个数据传输线，所述多个数据传输线将第一管芯通信地耦合至所述第二管芯。多个发射器电路将数据比特并行传输至多个接收器电路。本公开内容的实施例还包括终端电路，所述终端电路包括共享电容器和多个电阻器——多个电阻器中的每个电阻器与多个导电线中的一个导电线对应并且多个电阻器中的每个电阻器耦合至共享电容器；以及并行编码块，所述并行编码块用于对由多个发射器电路经由多个数据传输线传输的数据进行编码，其中，所述数据是根据DC平衡码来编码的。以上所描述的架构可以用于在单个封装内将例如一个管芯上的处理器核连接至另一个管芯上的存储器或缓存，以提供具有低功耗的非常高的带宽。存储器可以是例如动态随机存取存储器(DRAM)、嵌入式DRAM(eDRAM)、叠置的DRAM、非易失性存储器(例如，闪存、相变存储器(PCM))等等。在一个实施例中，与传统的I/O接口相比，本文所描述的接口可以提供每比特低一个数量级的能量和每带宽效率低一个数量级的面积。图1中描述的架构的不同实施例可以包括下面示例中的一个或多个。处理器管芯和一个或多个存储器管芯(例如，DRAM、eDRAM、叠置的DRAM、闪存、PCM)使用高速短距离I/O接口进行连接。多个存储器设备(例如，DRAM、eDRAM、叠置的DRAM、闪存、PCM)连接至高速短距离I/O接口。逻辑电路通常将多个较低带宽连接(例如，多个穿硅过孔(TSV)接口)组合至高速短距离I/O接口中。存储器设备可以例如是叠置的DRAM或叠置的非易失性存储器。对图1的接口进行优化以在相对靠近地位于封装内的两个管芯之间操作。然而，这可能本文档来自技高网...

【技术保护点】
一种装置，包括：位于第一管芯上的多个发射器电路；位于第二管芯上的多个接收器电路；多个导电线，所述多个导电线将所述第一管芯通信地耦合至所述第二管芯，以便所述多个发射器电路将数据比特并行传输至所述多个接收器电路；终端电路，所述终端电路包括共享电容器和多个电阻器，所述多个电阻器中的每个电阻器对应于所述多个导电线中的一个导电线并且所述多个电阻器中的每个电阻器耦合至所述共享电容器；以及并行编码块，所述并行编码块用于根据直流(DC)平衡码对由所述多个发射器电路经由所述多个导电线传输的数据进行编码。

【技术特征摘要】
【国外来华专利技术】2013.12.27 US 14/142,5951.一种用于对多个计算部件进行互连的装置，所述装置包括：
位于第一管芯上的多个发射器电路；
位于第二管芯上的多个接收器电路；
多条导电线，所述多条导电线将所述第一管芯通信地耦合至所述第二管芯，以便所述多个发射器电路将数据比特并行传输至所述多个接收器电路；
终端电路，所述终端电路包括共享电容器、多个终端电阻器以及各自具有第一输入端和第二输入端的多个接收缓冲器，所述多个终端电阻器中的每个终端电阻器对应于所述多条导电线中的一条导电线以及所述多个接收缓冲器中的一个接收缓冲器，并且所述多个终端电阻器中的每个终端电阻器耦合至所述共享电容器，其中所述多个终端电阻器中的每个终端电阻器具有连接到对应的接收缓冲器的所述第一输入端的第一端和连接到所述对应的接收缓冲器的所述第二输入端的第二端，并且其中所述共享电容器被配置为阻挡来自所述多条导电线上的数据比特的并行传输的直流功率；以及
并行编码块，所述并行编码块用于根据直流(DC)平衡码对由所述多个发射器电路经由所述多条导电线传输的数据进行编码。


2.根据权利要求1所述的装置，其中，所述并行编码块用于将所传输的数据编码为n比特，并且所述多条导电线包括n条线。


3.根据权利要求1所述的装置，其中，所述并行编码块用于将所传输的数据编码为n比特，并且所述多条导电线包括少于n条线。


4.根据权利要求1所述的装置，其中，由所述并行编码块使用的所述DC平衡码包括8b10b编码方案、加扰编码方案或恒定权重编码方案中的至少一种。


5.根据权利要求1所述的装置，其中，所述并行编码块能够生成编码数据，所述编码数据在每个数据块中具有数量不等的0和1，并且在0的总数量与1的总数量之间具有有界限的差异。


6.根据权利要求1所述的装置，其中，所述终端电路还耦合至地。


7.根据权利要求1所述的装置，其中，所述终端电路还耦合至电源电压。


8.根据权利要求1所述的装置，其中，所述多个发射器电路和所述多个接收器电路各自耦合至不同的电源轨。


9.根据权利要求1所述的装置，其中，所述第一管芯和所述第二管芯两者包括在多芯片封装(MCP)中。


10.根据权利要求1所述的装置，其中，所述第一管芯和所述第二管芯各自包括...

【专利技术属性】
技术研发人员：Z·吴，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US