具有包括突出底部的栅极间隔件的半导体器件结构及其形成方法技术

本发明专利技术提供了具有包括突出底部的栅极间隔件的半导体器件结构及其形成方法。提供了半导体器件结构及其形成方法。该半导体器件结构包括衬底和形成在衬底上的栅极堆叠结构。该半导体器件结构还包括形成在栅极堆叠结构的侧壁上的栅极间隔件，并且栅极间隔件包括顶部和与顶部邻接的底部，底部倾斜至衬底的顶面。该半导体器件结构还包括形成为与栅极间隔件相邻的外延结构，并且外延结构形成在栅极间隔件的下方。

【技术实现步骤摘要】

本专利技术涉及具有包括突出底部的栅极间隔件的半导体器件结构及其形成方法。
技术介绍
半导体器件被用于各种电子应用，诸如个人计算机、移动电话、数码相机和其他电子设备。半导体器件通常通过在半导体衬底上方顺序沉积绝缘或介电层、导电层和半导体材料层并且使用光刻图案化各个材料层以在其上形成电路部件和元件来制造。通常在单个半导体晶圆上制造许多集成电路，并且晶圆上的各个管芯通过沿着划线在集成电路之间锯切而分割开。例如，通常在多芯片模块中单独封装各个管芯或者以其他类型的封装来封装各个管芯。具有应激源区域的MOSFET通常通过使用外延生长的半导体材料形成源极和漏极部件来形成。实施用于源极和漏极部件的形状、结构和材料的各种技术来进一步提高晶体管器件性能。尽管现有的方法一般足够满足其预期的目的，但不是在所有方面都完全令人满意。
技术实现思路
为克服现有技术中存在的问题，根据本专利技术的一个方面，提供了一种半导体器件结构，包括：衬底；栅极堆叠结构，形成在衬底上；栅极间隔件，形成在栅极堆叠结构的侧壁上，其中，栅极间隔件包括顶部和与顶部邻接的底部，并且底部倾斜至衬底的顶面；以及外延结构，形成为与栅极间隔件相邻，外延结构形成在栅极间隔件的下方。根据本专利技术的一个实施例，栅极间隔件的顶部具有第一外表面，栅极间隔件的底部具有第二外表面，第一外表面和第二外表面之间的角度在大约90度至大约178度的范围内。根据本专利技术的一个实施例，顶部具有一致的厚度。根据本专利技术的一个实施例，栅极间隔件的底部具有与衬底直接接触的底面，并且底面具有最大厚度。根据本专利技术的一个实施例，最大厚度在大约5nm至大约12nm的范围内。根据本专利技术的一个实施例，外延结构包括硅锗(SiGe)结构。根据本专利技术的一个实施例，外延结构在衬底的顶面上方具有突起高度，突起高度在大约12nm至大约21nm的范围内。根据本专利技术的一个实施例，栅极间隔件的底部朝着衬底逐渐增加。根据本专利技术的另一方面，提供了一种半导体器件结构，包括：衬底；第一栅极堆叠结构和第二栅极堆叠结构，形成在衬底上；第一栅极间隔件，形成在第一栅极堆叠结构的侧壁上，第一栅极间隔件包括顶部和突出的底部；第二栅极间隔件，形成在第二栅极堆叠结构的侧壁上；第一外延结构，形成为与第一栅极堆叠结构相邻，突出的底部与第一外延结构直接接触；以及第二外延结构，形成为与第二栅极堆叠结构相邻。根据本专利技术的一个实施例，第一栅极堆叠结构为PMOS栅极堆叠结构，第二栅极堆叠结构为NMOS栅极堆叠结构。根据本专利技术的一个实施例，第一外延结构为硅锗(SiGe)，第二外延结构为硅磷(SiP)。根据本专利技术的一个实施例，第一栅极间隔件的顶部具有第一外表面，栅极间隔件的突出的底部具有第二外表面，并且第一外表面与第二外表面之间的角度在大约90度至大约178度的范围内。根据本专利技术的一个实施例，第二栅极间隔件具有一致的厚度。根据本专利技术的一个实施例，第一栅极间隔件的突出的底部朝着衬底逐渐增加。根据本专利技术的一个实施例，第一栅极间隔件的突出的底部具有与衬底直接接触的底面，并且底面具有最大厚度。根据本专利技术的一个实施例，第一外延结构在衬底的顶面上方具有突起高度，突起高度在大约12nm至大约21nm的范围内。根据本专利技术的又一方面，提供了一种用于形成半导体器件结构的方法，包括：提供衬底；在衬底上形成栅极堆叠结构；在栅极堆叠结构的侧壁上形成栅极间隔件，栅极间隔件包括顶部和与顶部邻接的底部，底部倾斜至衬底的顶面；以及形成与栅极堆叠结构相邻的外延结构。根据本专利技术的一个实施例，在栅极堆叠结构的侧壁上形成栅极间隔件包括：对栅极间隔件执行干蚀刻工艺；以及对栅极间隔件执行湿蚀刻工艺。根据本专利技术的一个实施例，湿蚀刻工艺包括使用氢氟酸(HF)溶液作为蚀刻试剂。根据本专利技术的一个实施例，通过大约70W至大约130W范围内的功率来操作干蚀刻工艺。附图说明当阅读附图时，根据以下详细的描述能够更好地理解本专利技术的各个方面。注意，根据行业的标准实践，各个部件没有按比例绘制。事实上，为了讨论的清楚，各个部件的尺寸可以任意增加或减小。图1A至图1J示出了根据本专利技术一些实施例的形成半导体器件结构的各个阶段的截面图。图2示出了根据本专利技术一些实施例的图1D的区域A的放大图。具体实施方式以下公开提供了许多不同的用于实施本专利技术主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本专利技术。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本专利技术可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。描述了实施例的一些变化。在各个附图和所示实施例中，类似的参考标号用于表示类似的元件。应该理解，可以在方法之前、期间和之后提供附加操作，并且对于方法的其他实施例，可以替换或省略所描述的一些操作。提供了用于形成半导体器件结构的实施例。图1A至图1J示出了根据本专利技术一些实施例的形成半导体器件结构100的各个阶段的截面图。半导体器件结构100包括衬底102。衬底102可由硅或其他半导体材料制成。可选或附加地，衬底102可包括诸如锗的其他元素半导体材料。在一些实施例中，衬底102由化合物半导体制成，诸如碳化硅、砷化镓、砷化铟或磷化铟。在一些实施例中，衬底102由合金半导体制成，诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟。在一些实施例中，衬底102包括外延层。例如，衬底102具有位于块状半导体上方的外延层。衬底102可进一步包括隔离部件104，诸如浅沟槽隔离(STI)部件或局部硅氧化(LOCOS)部件。隔离部件104可限定和隔离各个集成电路器件。在衬底102中和/或衬底102上形成集成电路器件，诸如金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等、二极管或其他适当的元件。本文档来自技高网...

【技术保护点】
一种半导体器件结构，包括：衬底；栅极堆叠结构，形成在所述衬底上；栅极间隔件，形成在所述栅极堆叠结构的侧壁上，其中，所述栅极间隔件包括顶部和与所述顶部邻接的底部，并且所述底部倾斜至所述衬底的顶面；以及外延结构，形成为与所述栅极间隔件相邻，所述外延结构形成在所述栅极间隔件的下方。

【技术特征摘要】
2014.09.19 US 14/490,8881.一种半导体器件结构，包括：
衬底；
栅极堆叠结构，形成在所述衬底上；
栅极间隔件，形成在所述栅极堆叠结构的侧壁上，其中，所述栅极间
隔件包括顶部和与所述顶部邻接的底部，并且所述底部倾斜至所述衬底的
顶面；以及
外延结构，形成为与所述栅极间隔件相邻，所述外延结构形成在所述
栅极间隔件的下方。
2.根据权利要求1所述的半导体器件结构，其中，所述栅极间隔件的
顶部具有第一外表面，所述栅极间隔件的底部具有第二外表面，所述第一
外表面和所述第二外表面之间的角度在大约90度至大约178度的范围内。
3.根据权利要求1所述的半导体器件结构，其中，所述顶部具有一致
的厚度。
4.根据权利要求1所述的半导体器件结构，其中，所述栅极间隔件的
底部具有与所述衬底直接接触的底面，并且所述底面具有最大厚度。
5.根据权利要求4所述的半导体器件结构，其中，所述最大厚度在大
约5nm至大约12nm的范围内。
6.根据权利要求1所述的半导体器件结构，其中，所述外延结构包括
硅锗(SiGe)结构。
7.一种...

【专利技术属性】
技术研发人员：刘勇村，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71