半导体集成电路和电子设备制造技术

本发明专利技术涉及半导体集成电路和电子设备。它们均包括：第一半导体基板和第二半导体基板，它们互相堆叠在一起；模拟电路，其在所述第一半导体基板上并生成模拟信号，其中所述模拟电路包括传输晶体管、复位晶体管、选择晶体管和放大晶体管；数字电路，其在所述第二半导体基板上；电流源晶体管，其在所述第一半导体基板上并耦合到所述模拟电路；以及在所述第一半导体基板和所述第二半导体基板之间的连接部，所述第一半导体基板和所述第二半导体基板彼此电连接。根据本发明专利技术，能够抑制由于多个电路块划分到多个芯片而导致的基板总面积的增加。

【技术实现步骤摘要】
分案申请本申请是申请日为2011年8月26日、专利技术名称为“半导体集成电路、电子设备、固态摄像装置和摄像装置”的申请号为201110248188.8的专利申请的分案申请。相关申请的交叉参考本申请包含与2010年9月3日向日本专利局提交的日本在先专利申请JP2010-197730的公开内容相关的主题，在这里将该在先申请的全部内容以引用的方式并入本文。
本专利技术涉及共存有模拟和数字电路的半导体集成电路和电子设备。
技术介绍
近年来，许多MOS型固态摄像装置具有多个像素电路，上述像素电路具有用于对光进行光电转换的光电二极管及用于将各像素电路输出的像素信号转换和处理成数字值的信号处理电路。在诸如上述这类固态摄像装置等高功能或高速半导体集成电路中，当在半导体基板中设置像素的光电二极管或模拟电路以及数字电路时，它们所分别使用的元件的处理要求之间存在巨大差异。因此，在半导体集成电路中，由于处理次数增加的原因，导致了成本增加，以及由于最佳处理中存在差异的原因，导致了传感器特性劣化等等。在所谓的三维大规模集成电路(LargeScaleIntegration，LSI)结构(在其结构中，多个芯片彼此重叠)中，能够通过堆叠由不同处理制造的芯片来构造LSI。因此，在三维LSI结构中，能够解决上述问题(参见日本未审查专利申请JP2004-146816，及国际专利申请WO2006/129762)。r>然而，在具有多个芯片的半导体集成电路中，在半导体集成电路中实现的多个电路块以被划分到多个芯片中的方式形成，因此，增加了半导体基板的总面积。例如，在从形成在另一半导体基板上的模拟电路输入有模拟信号的数字电路中，由于数字电路的输入端子通过焊盘等暴露于外部，所以需要增加输入保护电路。
技术实现思路
在上述共存有模拟和数字电路的半导体集成电路中，当这些电路以被划分到多个半导体基板中的方式形成时，需要防止基板的总面积的增加。本专利技术第一实施例的半导体集成电路包括：第一半导体基板和第二半导体基板，它们互相堆叠在一起；模拟电路，其在所述第一半导体基板上并生成模拟信号，其中所述模拟电路包括传输晶体管、复位晶体管、选择晶体管和放大晶体管；数字电路，其在所述第二半导体基板上；电流源晶体管，其在所述第一半导体基板上并耦合到所述模拟电路；以及在所述第一半导体基板和所述第二半导体基板之间的连接部，所述第一半导体基板和所述第二半导体基板彼此电连接。本专利技术第二实施例的电子设备包括：半导体集成电路，其包括：第一半导体基板和第二半导体基板，它们互相堆叠在一起；模拟电路，其在所述第一半导体基板上并生成模拟信号，其中所述模拟电路包括传输晶体管、复位晶体管、选择晶体管和放大晶体管；数字电路，其在所述第二半导体基板上；电流源晶体管，其在所述第一半导体基板上并耦合到所述模拟电路；以及在所述第一半导体基板和所述第二半导体基板之间的连接部，所述第一半导体基板和所述第二半导体基板彼此电连接。在本专利技术中，当共存有模拟和数字电路的半导体集成电路被划分到多个半导体基板中时，能够抑制基板总面积的增加。附图说明图1是本专利技术第一实施例的互补金属氧化物半导体(ComplementaryMetalOxideSemiconductor，CMOS)传感器型固态摄像装置的框图。图2是图1中的一列情况下的像素阵列部和列电路的电路图。图3A和图3B表示图1中的固态摄像装置的三维结构。图4表示像素阵列部和列电路在图3A和图3B中的传感器芯片和信号处理芯片中的分布方法。图5表示一列像素阵列部和列电路在图3A和3B中的传感器芯片和信号处理芯片中的分布方法。图6A和6B表示像素阵列部中的形成在图3A和3B的信号处理芯片中的电流源。图7表示比较示例的固态摄像装置中的芯片分布。图8表示图2中传感器芯片和信号处理芯片的光学结构。图9表示本专利技术第二实施例的传感器芯片和信号处理芯片的光学结构。图10表示本专利技术第三实施例的一列像素阵列部和列电路在传感器芯片和信号处理芯片中的分布方法。图11表示本专利技术第四实施例中电荷耦合器件(ChargeCoupledDevice，CCD)传感器型固态摄像装置的结构和芯片分布方法。图12表示图11的垂直传输部的位于电荷传输侧上的端部处的布局的示例图13是本专利技术第五实施例的摄像装置的框图。图14A和14B表示用于移除模拟信号的DC分量的DC去除电路。具体实施方式下文将参考附图说明本专利技术的各个实施例。根据下述顺序进行说明。1.第一实施例(具有CMOS传感器系统的固态摄像装置的示例)2.第二实施例(固态摄像装置的光学结构的变化例)3.第三实施例(固态摄像装置的芯片划分的变化例)4.第四实施例(具有CCD传感器系统的固态摄像装置的示例)5.第五实施例(摄像装置的示例)1.第一实施例具有CMOS传感器系统的固态摄像装置1的结构图1是本专利技术第一实施例的具有CMOS传感器系统的固态摄像装置1的框图。图1的固态摄像装置1具有时序控制电路11、行扫描电路12、像素阵列部13、列电路14、列扫描电路15、水平扫描输出信号线16、(自动增益控制，AutoGainControl)运算电路17和输出电路18。像素阵列部13具有多个像素电路19，多个像素电路19以二维矩阵形式布置在半导体基板的一个表面中。多个像素电路19连接到多个对应于各行的行选择信号线20。多个行选择信号线20连接到行扫描电路12。此外，多个像素电路19连接到多个对应于各列的列输出信号线21。多个列输出信号线21连接到列电路14。图2是图1中的一列像素阵列部13和列电路14的电路图。如图2所示，布置在一列中的多个像素电路19连接到列输出信号线21。图2中的像素电路19具有光电二极管31、传输晶体管32、浮动扩散部(FD)33、放大晶体管34、选择晶体管35和复位晶体管36。例如，传输晶体管32、放大晶体管34、选择晶体管35和复位晶体管36是形成在半导体基板中的金属氧化物半导体(MetalOxideSemiconductor，MOS)场效应晶体管。光电二极管31将入射光光电转换成电荷(在此为电子)，所转换的电荷的量对应于入射光的光强度。在传输晶体管32中，漏极连接到光电二极管31，源极连接到FD33，栅极连接到传输本文档来自技高网...

【技术保护点】
一种半导体集成电路，其包括：第一半导体基板和第二半导体基板，它们互相堆叠在一起；模拟电路，其在所述第一半导体基板上并生成模拟信号，其中所述模拟电路包括传输晶体管、复位晶体管、选择晶体管和放大晶体管；数字电路，其在所述第二半导体基板上；电流源晶体管，其在所述第一半导体基板上并耦合到所述模拟电路；以及在所述第一半导体基板和所述第二半导体基板之间的连接部，所述第一半导体基板和所述第二半导体基板彼此电连接。

【技术特征摘要】
2010.09.03 JP 2010-1977301.一种半导体集成电路，其包括：
第一半导体基板和第二半导体基板，它们互相堆叠在一起；
模拟电路，其在所述第一半导体基板上并生成模拟信号，其中所述
模拟电路包括传输晶体管、复位晶体管、选择晶体管和放大晶体管；
数字电路，其在所述第二半导体基板上；
电流源晶体管，其在所述第一半导体基板上并耦合到所述模拟电路；
以及
在所述第一半导体基板和所述第二半导体基板之间的连接部，所述
第一半导体基板和所述第二半导体基板彼此电连接。
2.如权利要求1所述的半导体集成电路，其中，所述模拟电路包括
AD转换器的至少一部分，所述AD转换器将所述模拟信号转换成数字信
号，并且
所述电流源晶体管连接到所述选择晶体管和所述AD转换器的所述
一部分。
3.如权利要求2所述的半导体集成电路，其中，所述数字电路包括
在所述第二半导体基板上的CMOS缓冲器。
4.如权利要求3所述的半导体集成电路，其中，所述数字电路包括
在所述第二半导体基板上的保护二极管，所述保护二极管连接到所述AD
转换器和所述CMOS缓冲器，以保护所述CMOS缓冲器。
5.如权利要求2所述的半导体集成电路，其中，电流源晶体管包括
扩散层，所述扩散层包括在所述模拟电路的其余部分中，并且连接到所
述AD转换器的所述部分。
6.如权利要求2所述的半导体集成电路，其中，所述电流源晶体管
使用所述AD转换器构成跟随器电路。
7.如权利要求1所述的半导体集成电路，进一步包括：
在所述第一半导体基板上的行扫描电路。
8.如权利要求1所述的半导体集成电路，进一步包括：
在所述第二半导体基板上的时序控制电路和列扫描电路中的至少一
者。
9.如权利要求7所述的半导体集成电路，进一步包括：
在所述第二半导体基板上的时序控制电路和列扫描电路中的至少一
者，其中，所述行扫描电路覆盖所述时序控制电路和所述列扫描电路中
的所述至少一者。
10.如权利要求1所述的半导体集成电路，其中：
所述第一半导体基板具有第一端子，所述第一端子连接到所述模拟
电路的所述第一部分和所述连接部，并且
所述第二半导体基板具有连接到所述连接部的第二端子。
11.如权利要求2所述的半导体集成电路，其中：
所述第一半导体基板具有输出端子，所述输出端子连接到所述AD
转换器的所述部分和所述连接部，并且
所述第二半导体基板具有输入端子，所述输入端子连接到所述连接
部和所述CMOS缓冲器，
其中，所述电流源晶体管包括连接到所述AD转换器的扩散层。
12.如权利要求1所述的半导体集成电路，进一步包括：
多个像素电路，其每一者具有光电转换元件。
13.如权利要求3或4所述的半导体集成电路，进一步包括：
多个像素电路，其每一者具有光电转换元件。
14.如权利要求12所述的半导体集成电路，其中，所述电流源晶体
管与所述多个像素电路不重叠。
15.如权利要求1所述的半导体集成电路，进一步包括：
多个像素电路，其每一者具有光电转换元件并且每一者输出作为所
述模拟信号的像素信号。
16.如权利要求12所述的半导体集成电路，进一步包括：
输出信号线，其连接到所述多个像素并且传输所述像素信号；
所述多个像素电路中的每一者输出作为所述模拟信号的像素信号；
所述电流源连接到所述输出信号线；
其中，所述多个像素电路包括在所述第一半导体基板中的所述模拟
电路的所述第一部分；并且
其中，所述输出...

【专利技术属性】
技术研发人员：工藤义治，
申请(专利权)人：索尼公司，
类型：发明
国别省市：日本;JP