具有降低的导通阻抗的垂直FET制造技术

本公开涉及具有降低的导通阻抗的垂直FET。在一个实施方式中，一种垂直场效应晶体管(FET)包括：衬底，具有位于漏极上方的漂移区域、位于漂移区域上方并且在其中形成有源极扩散部的本体区域、延伸通过本体区域的栅极沟槽、以及邻近栅极沟槽的沟道区域。沟道区域通过相应深本体注入部沿栅极沟槽间隔开。每个深本体注入部大致位于至少一个源极扩散部下方并且具有比栅极沟槽的深度更深的深度。

【技术实现步骤摘要】
201510929208

【技术保护点】
一种垂直场效应晶体管(FET)，包括：衬底，具有位于漏极上方的漂移区域、位于所述漂移区域上方并且在其中形成有源极扩散部的本体区域、延伸通过所述本体区域的栅极沟槽、以及邻近所述栅极沟槽的沟道区域；所述沟道区域，通过相应的深本体注入部沿所述栅极沟槽间隔开；每个所述深本体注入部，大致位于至少一个所述源极扩散部下方并且具有比所述栅极沟槽的深度更深的深度。

【技术特征摘要】
2014.12.15 US 62/092,176;2015.11.16 US 14/942,9111.一种垂直场效应晶体管(FET)，包括：
衬底，具有位于漏极上方的漂移区域、位于所述漂移区域上
方并且在其中形成有源极扩散部的本体区域、延伸通过所述本体
区域的栅极沟槽、以及邻近所述栅极沟槽的沟道区域；
所述沟道区域，通过相应的深本体注入部沿所述栅极沟槽间
隔开；
每个所述深本体注入部，大致位于至少一个所述源极扩散部
下方并且具有比所述栅极沟槽的深度更深的深度。
2.根据权利要求1所述的垂直FET，其中所述深本体注入部
不在所述栅极沟槽下方延伸。
3.根据权利要求1所述的垂直FET，其中每个所述深本体注
入部在所述栅极沟槽和至少一个所述源极扩散部下方延伸。
4.根据权利要求1所述的垂直FET，进一步包括高掺杂本体
接触部，邻近所述源极扩散部，其中所述深本体注入部不在所述
高掺杂本体接触部下方延伸。
5.根据权利要求1所述的垂直FET，进一步包括高掺杂本体
接触部，邻近所述源极扩散部，其中每个所述深本体注入部在至
少一个所述高掺杂本体接触部以及至少一个所述源极扩散部下
方延伸。
6.根据权利要求1所述的垂直FET，进一步包括高掺杂本体
接触部，邻近所述源极扩散部，其中所述深本体注入部在所述高
掺杂本体接触部、所述源极扩散部、以及所述栅极沟槽下方延伸。
7.根据权利要求1所述的垂直FET，其中所述垂直FET是n
沟道器件，以及其中所述深本体注入部是P型。
8.根据权利要求1所述的垂直FET，其中所述垂直FET是p
沟道器件，以及其中所述深本体注入部是N型。
9.根据权利要求1所述的垂直FET，其中所述深本体注入部

\t的掺杂浓度基本等于所述本体区域的掺杂浓度。
10.根据权利要求1所述的垂直FET，其中所述垂直FET是
基于I...

【专利技术属性】
技术研发人员：H·奈克，T·D·亨森，N·兰简，
申请(专利权)人：英飞凌科技美国公司，
类型：发明
国别省市：美国;US